基于FPGA的多通道HDLC收發(fā)電路設(shè)計(jì)

目的地址不是本設(shè)備的數(shù)據(jù)幀將被拋棄，流程圖如圖3所示。

3 實(shí)驗(yàn)結(jié)果和分析
首先，在FPGA中實(shí)現(xiàn)一對(duì)HDLC數(shù)據(jù)收發(fā)電路，并在對(duì)收發(fā)電路進(jìn)行仿真和相關(guān)測(cè)試。通過(guò)在Matlab開發(fā)環(huán)境下，生成相關(guān)的數(shù)據(jù)文件作為HDLC的數(shù)據(jù)源，在ModelSim SE 6．1的測(cè)試文件中直接調(diào)用，最后對(duì)比仿真結(jié)果和Matlab生成的數(shù)據(jù)源，可以得到滿意的結(jié)果。仿真的測(cè)試代碼覆蓋率為100％，仿真結(jié)果和數(shù)據(jù)源完全吻合，可以認(rèn)定電路的正確性及良好的可靠性。圖4，圖5分別為HDLC數(shù)據(jù)收發(fā)模塊在ModelSim SE 6．1中的仿真圖。

為合理利用FPGA內(nèi)部的邏輯資源，對(duì)設(shè)計(jì)進(jìn)行一系列布局布線約束：(1)由前期的論證可知，設(shè)計(jì)的矛盾主要集中在資源的消耗上，所有模塊的優(yōu)化目標(biāo)定位為“Area”，除FIFO外，其他模塊規(guī)劃在一起；(2)將FIFO劃分為獨(dú)立的模塊；(3)全局時(shí)鐘綁定在Global資源上，并／串、串／并模塊中的衍生時(shí)鐘，根據(jù)和全局時(shí)鐘的關(guān)系，設(shè)定為多周期路徑。
實(shí)際數(shù)據(jù)收發(fā)的穩(wěn)定性和可靠性，也跟單板、溫度等有關(guān)系。仿真完成后，在單板上進(jìn)行飛線，對(duì)特定的收發(fā)電路進(jìn)行電氣連接，進(jìn)行回環(huán)測(cè)試法，即發(fā)送端輸出的數(shù)據(jù)由其接收端接收回來(lái)進(jìn)行測(cè)試。在常溫下，經(jīng)過(guò)30小時(shí)的長(zhǎng)時(shí)間運(yùn)行測(cè)試后，接收和發(fā)送的數(shù)據(jù)做了對(duì)比，沒(méi)有發(fā)現(xiàn)丟數(shù)據(jù)包和錯(cuò)數(shù)據(jù)包的情況。由測(cè)試結(jié)果可知，該HDLC收發(fā)電路的具有穩(wěn)定性和可靠性。高低溫實(shí)驗(yàn)由于條件所限未進(jìn)行，單板的溫度特性可由器件的溫度特性大概推知，這里不做討論。

4 結(jié)束語(yǔ)
針對(duì)某遙控遙測(cè)平臺(tái)的要求，文中提出了一種基于FPGA的多通道HDLC收發(fā)電路設(shè)計(jì)方案，并利用Altera公司的P2C70F672C8芯片來(lái)實(shí)現(xiàn)。目前，實(shí)現(xiàn)該電路的單板已經(jīng)完成調(diào)試，并成功地應(yīng)用于整機(jī)試驗(yàn)。實(shí)踐表明，該電路實(shí)現(xiàn)簡(jiǎn)單、可靠性高、使用靈活等優(yōu)點(diǎn)，具有一定的推廣價(jià)值。