基于TMS320C6713和FPGA的數(shù)字電源控制模塊設(shè)計(jì)

2.2 FPGA控制單元

FPGA控制單元的功能是由主處理器調(diào)整后的數(shù)據(jù)產(chǎn)生數(shù)字PWM波，是實(shí)現(xiàn)電源高精度控制的關(guān)鍵，同時(shí)利用其強(qiáng)大的邏輯控制功能，譯碼信號作為外擴(kuò)存儲器控制信號。

選用ALTERA-p.htm target=_blank title=ALTERA貨源和PDF資料>ALTERA公司的ACEX1K30芯片，是一種片上可編程系統(tǒng)（SOPC）單芯片，具有很高的密度，典型邏輯門達(dá)到1萬到10萬門，工作頻率可達(dá)250MHz，很低的電源功耗，具有豐富的可編程I/O引腳，能夠以2.5V、3.3V、5V等多種電壓驅(qū)動(dòng)或被驅(qū)動(dòng)，使用方便靈活。
2.3 CPLD控制單元

CPLD控制單元的主要功能是控制和協(xié)調(diào)DSP和ADC之間的數(shù)據(jù)及控制信號的傳送和處理，同時(shí)與背板通過VME總線進(jìn)行通訊。

CPLD選用Altera公司的EPM7128AE一144型號PLD器件。3．3V 電源供電；工作頻率高達(dá)227．3MHz；可編程調(diào)節(jié)的芯片管腳。

2.4 模數(shù)轉(zhuǎn)換單元

A/D單元將采集的電源狀態(tài)的模擬信號轉(zhuǎn)化為數(shù)字信號，送入DSP主處理器，與給定的電源數(shù)字量比較，通過PID算法調(diào)整數(shù)據(jù)，決定PWM的寬度。

AD公司的AD7655芯片，具有4通道16位轉(zhuǎn)換率精度；兩個(gè)跟蹤保持放大器；沒有傳輸延遲；模擬輸出電壓范圍0―5V；并行/串行5V/3V數(shù)據(jù)接口，與DSP接口兼容；單電源5V供電，正常模式下1MSPS數(shù)據(jù)吞吐率。

3、 軟件設(shè)計(jì)

設(shè)計(jì)中系統(tǒng)軟件采用模塊化設(shè)計(jì)思想，包括DSP系統(tǒng)控制程序、PID控制算法程序以及采用VHDL語言編寫的數(shù)字PWM程序和背板接口程序。DSP芯片的軟件需要代碼生成工具和代碼調(diào)試工具。生成工具是將用高級語言編寫的DSP程序轉(zhuǎn)化為可執(zhí)行的DSP芯片目標(biāo)代碼程序。軟件開發(fā)基于TI公司的CCStudio，它提供圖形化的編輯、編譯、匯編、連接和調(diào)試環(huán)境以及友好熟悉的操作界面。利用CCS能夠加快軟件開發(fā)周期，提高效率。

DSP系統(tǒng)初始化完成對電源控制模塊電路的初始化和DSP工作模式選擇、相關(guān)的寄存器初始化、ADC初始化、指定接收數(shù)據(jù)緩沖區(qū)地址、串行口和主機(jī)口的初始化等?？刂破魉惴ǖ脑O(shè)計(jì)是系統(tǒng)的關(guān)鍵，它的性能如何直接影響電源的性能指標(biāo)。本系統(tǒng)采用了常規(guī)PID算法加PWM前饋的控制方案，構(gòu)成復(fù)合控制來縮短系統(tǒng)的調(diào)節(jié)時(shí)間。

用VHDL實(shí)現(xiàn)FPGA和CPLD的內(nèi)部邏輯實(shí)現(xiàn)，VHDL是用來描述從抽象到具體硬件級別的工業(yè)標(biāo)準(zhǔn)語言，已經(jīng)成為統(tǒng)一的硬件設(shè)計(jì)工具。VHDL其設(shè)計(jì)方法的靈活性、可移植性都非常好，對設(shè)計(jì)的仿真方面同圖形化硬件描述方法一樣都很優(yōu)秀，設(shè)計(jì)效率在大規(guī)模設(shè)計(jì)時(shí)明顯優(yōu)于原理圖設(shè)計(jì)。控制系統(tǒng)中FPGA主要完成數(shù)字PWM波的生成，而CPLD主要是完成上位機(jī)與下位機(jī)DSP之間的高速數(shù)據(jù)通訊，使用DSP的主機(jī)口來實(shí)現(xiàn)。