<meter id="pryje"><nav id="pryje"><delect id="pryje"></delect></nav></meter>
          <label id="pryje"></label>

          新聞中心

          EEPW首頁(yè) > EDA/PCB > 設(shè)計(jì)應(yīng)用 > 基于CPCI總線的通用FPGA信號(hào)處理板的設(shè)計(jì)

          基于CPCI總線的通用FPGA信號(hào)處理板的設(shè)計(jì)

          作者: 時(shí)間:2009-11-27 來源:網(wǎng)絡(luò) 收藏

          2 通用的在某雷達(dá)系統(tǒng)中的應(yīng)用
          2.1 通用實(shí)現(xiàn)數(shù)字下變頻
          數(shù)字下變頻是雷達(dá)信號(hào)處理中的關(guān)鍵技術(shù)之一,通常采用低通濾波法來實(shí)現(xiàn)數(shù)字下變頻,低通濾波法包括正交插值、低通濾波和抽樣3個(gè)部分。數(shù)字下變頻的算法框圖,如圖3所示。模擬信號(hào)經(jīng)過A/D正交采樣后分別與余弦模塊和正弦模塊進(jìn)行點(diǎn)乘,實(shí)現(xiàn)正交變換,然后I、Q兩路數(shù)據(jù)各自經(jīng)過低通濾波器,最后抽樣輸出。

          圖4為數(shù)字下變頻算法的實(shí)現(xiàn)框圖,主要分為3模塊:數(shù)據(jù)轉(zhuǎn)換模塊、FIR模塊和抽樣模塊,其中數(shù)據(jù)轉(zhuǎn)換模塊實(shí)現(xiàn)乘法運(yùn)算,當(dāng)外部數(shù)據(jù)進(jìn)來時(shí)根據(jù)不同時(shí)刻輸出不同的數(shù)據(jù),主要包括原值、原值取反和0。

          輸入時(shí)寬帶寬積為1 028的線性調(diào)頻信號(hào),系統(tǒng)實(shí)測(cè)I路Q路波形,如圖5所示。

          2.2 通用實(shí)現(xiàn)大時(shí)寬帶寬積數(shù)字脈沖壓縮
          數(shù)字脈沖壓縮(Digital Pulse Compression,DPC)處理是指對(duì)雷達(dá)接收機(jī)接收的雷達(dá)回波經(jīng)過A/D采樣后,對(duì)數(shù)字信號(hào)進(jìn)行脈沖壓縮處理。數(shù)字脈沖壓縮的實(shí)現(xiàn)可分為兩種:時(shí)域法和頻域法。時(shí)域處理是指雷達(dá)回波序列x(n)與匹配濾波器的系數(shù)h(n)做卷積運(yùn)算。此時(shí)匹配濾波器的輸出為

          參與脈沖壓縮的信號(hào)和匹配參數(shù)都是復(fù)數(shù),因而時(shí)域處理是一個(gè)復(fù)數(shù)卷積過程,卷積過程也就是乘一累加(Multiply-Accmulate,MAC)的過程。
          對(duì)于脈沖壓縮系統(tǒng)而言,通常需要處理線性調(diào)頻信號(hào)、非線性調(diào)頻信號(hào)。對(duì)線性調(diào)頻和非線性調(diào)頻信號(hào),其匹配濾波器系數(shù)均可設(shè)計(jì)成對(duì)稱形式,通過使用對(duì)稱結(jié)構(gòu)的FIR濾波器結(jié)構(gòu),在數(shù)據(jù)和系數(shù)相乘之前,完成數(shù)據(jù)的相加,乘法的運(yùn)算量減少N/2次,大大節(jié)省了乘法器資源。結(jié)構(gòu)框圖,如圖6所示。

          由于FPGA中乘法器資源非常寶貴,為了提高乘法器資源的利用率,采用時(shí)分復(fù)用的方法,考慮只用一個(gè)乘法器,對(duì)其進(jìn)行時(shí)分復(fù)用。在不需要較高采樣速率的系統(tǒng)中,這種結(jié)構(gòu)可以做到實(shí)用高的性價(jià)比。在設(shè)計(jì)濾波器時(shí),根據(jù)實(shí)際情況靈活地選擇乘法器的復(fù)用次數(shù)Ⅳ和采樣頻率。從上次加法運(yùn)算結(jié)束到這次加法運(yùn)算開始的時(shí)間間隔內(nèi),乘法器應(yīng)完成N次乘法運(yùn)算,也就是實(shí)現(xiàn)了一次卷積運(yùn)算,這樣就只需要一個(gè)乘法器,其時(shí)序關(guān)系,如圖7所示。

          時(shí)分復(fù)用結(jié)構(gòu)框圖,如圖8所示。

          根據(jù)FPGA的速度等級(jí)和數(shù)據(jù)的采樣頻率,選擇乘法器的復(fù)用次數(shù)為40。利用StratixⅢ的專用增強(qiáng)型鎖相環(huán)(Enhanced PLL)的倍頻功能,生成一個(gè)40倍采樣頻率的時(shí)鐘作為乘法器的時(shí)鐘,使乘法器在一個(gè)穩(wěn)定的數(shù)據(jù)周期內(nèi)完成40次乘法運(yùn)算。每40階作為一個(gè)乘累加單元,分別處理,最后對(duì)各單元結(jié)果求和。每個(gè)單元使用兩個(gè)40選1的選擇器,一個(gè)選擇參與運(yùn)算的數(shù)據(jù),另一個(gè)選擇參與運(yùn)算的相應(yīng)匹配系數(shù),數(shù)據(jù)和系數(shù)同時(shí)送到乘法器內(nèi),完成運(yùn)算后,送到累加器中,每完成40次乘法,鎖存累加結(jié)果yk(n),各級(jí)的yk(n)相加,得到最終的脈壓結(jié)果y(n)。通過時(shí)分復(fù)用技術(shù),乘法器的數(shù)量只需原來的1/40。



          關(guān)鍵詞: CPCI FPGA 總線 信號(hào)處理板

          評(píng)論


          相關(guān)推薦

          技術(shù)專區(qū)

          關(guān)閉
          看屁屁www成人影院,亚洲人妻成人图片,亚洲精品成人午夜在线,日韩在线 欧美成人 (function(){ var bp = document.createElement('script'); var curProtocol = window.location.protocol.split(':')[0]; if (curProtocol === 'https') { bp.src = 'https://zz.bdstatic.com/linksubmit/push.js'; } else { bp.src = 'http://push.zhanzhang.baidu.com/push.js'; } var s = document.getElementsByTagName("script")[0]; s.parentNode.insertBefore(bp, s); })();