基于多速率DA的根升余弦濾波器的FPGA實(shí)現(xiàn)

0 引 言
根升余弦成形濾波器是數(shù)字信號(hào)處理中的重要部件，它能對(duì)數(shù)字信號(hào)進(jìn)行成形濾波，壓縮旁瓣，減少干擾的影響，從而降低誤碼率。根據(jù)文獻(xiàn)[1]，它的傳統(tǒng)FP-GA實(shí)現(xiàn)方式基于乘累加器(Multiplier Add Cell，MAC)結(jié)構(gòu)，設(shè)計(jì)方便，只需要乘法器、加法器和移位寄存器即可實(shí)現(xiàn)，但是在FPGA中實(shí)現(xiàn)硬件乘法器十分耗費(fèi)資源。特別是當(dāng)濾波器階數(shù)很高時(shí)，資源耗費(fèi)不可忽視。若采用乘法器復(fù)用的結(jié)構(gòu)，運(yùn)算速度較慢。分布式算法(Distribute Arithmetic，DA)是另一種應(yīng)用在FPGA中計(jì)算乘積和的算法。根據(jù)文獻(xiàn)[2]，分布式算法結(jié)構(gòu)的FIR濾波器利用FPGA中的查找表(LUT)來(lái)替代乘法器，這種方法可以極大地減少硬件電路規(guī)模，有效提高邏輯資源的利用率，而且有較高的處理速度，滿足實(shí)時(shí)處理的要求。分布式算法的處理速度僅與輸入的位寬有關(guān)，對(duì)于大規(guī)模乘積和的運(yùn)算，其計(jì)算速度有著明顯的優(yōu)勢(shì)。當(dāng)輸入位寬過(guò)大時(shí)，可以通過(guò)將DA算法改進(jìn)成并行結(jié)構(gòu)而獲得更快的處理速度。根據(jù)文獻(xiàn)[3]，對(duì)多速率系統(tǒng)來(lái)說(shuō)，還可以引入多相結(jié)構(gòu)來(lái)減少計(jì)算量，提高處理速度。本文針對(duì)根升余弦成形濾波器提出一種基于多速率信號(hào)處理技術(shù)和分布式算法的FPGA實(shí)現(xiàn)技術(shù)，使得計(jì)算量大幅減少，處理速度得到較大提高，而且使得FPGA資源利用更合理。

1 根升余弦濾波器原理與結(jié)構(gòu)
奈奎斯特第一準(zhǔn)則提出消除碼間干擾，系統(tǒng)從發(fā)送濾波器經(jīng)信道到接收濾波器總的傳輸特性所應(yīng)滿足的條件，據(jù)此可以求出滿足奈奎斯特準(zhǔn)則的成形濾波器。根據(jù)文獻(xiàn)[4]，在實(shí)際中得到廣泛應(yīng)用的是幅頻響應(yīng)，它是具有奇對(duì)稱升余弦形狀過(guò)渡帶的一類濾波器，即升余弦濾波器，它的沖激響應(yīng)為：

式中：丁為輸入碼元速率；a為滾降系數(shù)，實(shí)際應(yīng)用在0～0．4之間。除了抽樣點(diǎn)n=0之外，它在其余所有抽樣點(diǎn)上均為0，而且它的衰減很快，隨著n的增大，呈平方衰減。這樣，對(duì)于減小碼間干擾及對(duì)定時(shí)誤差的影響非常有利。
本文要求實(shí)現(xiàn)的基帶成形濾波器滾降系數(shù)為0．35。它的頻率響應(yīng)要求如圖1所示。