數(shù)字電子系統(tǒng)的EDA設(shè)計(jì)方法研究

3 仿真結(jié)果
CPLD設(shè)計(jì)完成后，用Max+Plus II軟件編譯和仿真，波形如圖3所示。由圖3可知，CPLD工作時(shí)，先啟動(dòng)控制模塊，它對(duì)模數(shù)轉(zhuǎn)換的一次控制由四個(gè)狀態(tài)組成。在狀態(tài)S0，選定ADC0804，為模數(shù)轉(zhuǎn)換做準(zhǔn)備；在狀態(tài)S1，使ADC0804進(jìn)行轉(zhuǎn)換，當(dāng)CPLD的INTR信號(hào)端由高電平轉(zhuǎn)為低電平時(shí)，模數(shù)轉(zhuǎn)換結(jié)束進(jìn)入下一狀態(tài)S2，為讀取轉(zhuǎn)換結(jié)果做準(zhǔn)備；在狀態(tài)S3，CPLD讀取模數(shù)轉(zhuǎn)換結(jié)果。接著，CPLD的計(jì)算模塊工作，求出二進(jìn)制模數(shù)轉(zhuǎn)換數(shù)據(jù)的12位BCD碼。最后啟動(dòng)顯示驅(qū)動(dòng)模塊，用數(shù)碼管顯示有兩位小數(shù)的數(shù)字電壓值。例如，模數(shù)轉(zhuǎn)換結(jié)果即CPLD的輸入信號(hào)Din[7．．0]若為68H，則輸出電壓Dout[11．．0]是2．08 V，Din[7．．0]為70H時(shí)，輸出電壓Dout[11．．0]是2．24 V，符合設(shè)計(jì)要求。

4 結(jié) 語(yǔ)
本文數(shù)字電壓表的功能由VHDL程序決定，用Max+Plus II軟件編譯、仿真和邏輯綜合后，下載到CPLD芯片EPF10K10LC84-4。CPLD工作主頻為100 MHz，邏輯綜合占用了174個(gè)邏輯單元，資源利用率為30％。本文所設(shè)計(jì)的數(shù)字電壓表電路板已通過(guò)硬件測(cè)試，能測(cè)量和顯示0～5 V的弱電壓信號(hào)，準(zhǔn)確度為0．02 V，并已在我校EDA工程實(shí)訓(xùn)中心測(cè)試成功。保持CPLD芯片不變，將輸入信號(hào)改為溫度信號(hào)、濕度等信號(hào)分別測(cè)試時(shí)，均能顯示相應(yīng)的數(shù)字值，因此，基于這種設(shè)計(jì)方法的數(shù)字電子系統(tǒng)具有很強(qiáng)的靈活性。