幀同步系統(tǒng)的FPGA設(shè)計(jì)與實(shí)現(xiàn)

3 幀同步電路功能模塊的建模與實(shí)現(xiàn)
3．1 巴克碼識(shí)別模塊
該模塊的功能主要是把幀同步碼巴克碼從數(shù)據(jù)流中識(shí)別出來。識(shí)別器模塊如圖2所示。

圖2中第1部分模塊ZCB主要完成串并轉(zhuǎn)換和移位功能，由7個(gè)D觸發(fā)器和3個(gè)非門實(shí)現(xiàn)。第2部分模塊AND7作用：只有當(dāng)巴克碼1110010準(zhǔn)確輸人時(shí)，識(shí)別器的輸出才會(huì)為”1”。因?yàn)檩敵龅陌涂舜a識(shí)別信號(hào)將直接影響后續(xù)同步保護(hù)電路，因此準(zhǔn)確地輸出巴克碼，才能避免產(chǎn)生假同步現(xiàn)象。AND7可簡(jiǎn)潔準(zhǔn)確識(shí)別巴克碼。圖3為巴克碼識(shí)別模塊仿真圖，其中，bakeshibie為識(shí)別器的輸出；fenpin39為39分頻計(jì)數(shù)器的輸出端；zin為輸入的數(shù)據(jù)；zclk為時(shí)鐘信號(hào)。
3．2 分頻計(jì)數(shù)器模塊
本設(shè)計(jì)采用2個(gè)帶清零的分頻計(jì)數(shù)器，分別為39分頻計(jì)數(shù)器和5分頻計(jì)數(shù)器。其中，39分頻計(jì)數(shù)器可滿足7位巴克碼+4字節(jié)數(shù)據(jù)的要求。當(dāng)39分頻器輸出一個(gè)脈沖時(shí)，識(shí)別器也應(yīng)輸出一個(gè)脈沖，只要其相位對(duì)應(yīng)輸出，就能提取出幀同步信號(hào)。

39分頻計(jì)數(shù)器的仿真圖如圖4所示，其中clk為時(shí)鐘信號(hào)端；clr為時(shí)鐘清零端；output為輸出端。
3．3 同步保護(hù)模塊
系統(tǒng)進(jìn)入維持態(tài)時(shí)就需要同步保護(hù)電路保護(hù)幀同步信號(hào)。這部分電路由時(shí)鐘控制模塊、基本RS觸發(fā)器模塊和5分頻計(jì)數(shù)器組成，其中，時(shí)鐘控制模塊和基本RS觸發(fā)器模塊的主要功能是狀態(tài)轉(zhuǎn)換和控制輸出幀同步脈沖。對(duì)于RS觸發(fā)器值得注意的是：如果R=0和 S=0后同時(shí)發(fā)生由0至1的變化，則輸出端Q和Q都要由1向0轉(zhuǎn)換，Q和Q端輸出就會(huì)為任意態(tài)，這就是冒險(xiǎn)競(jìng)爭(zhēng)現(xiàn)象。當(dāng)產(chǎn)生冒險(xiǎn)競(jìng)爭(zhēng)后，由于觸發(fā)器的輸出為任意態(tài)，就會(huì)導(dǎo)致整個(gè)系統(tǒng)的輸出為任意態(tài)。解決方法是在系統(tǒng)中加入時(shí)鐘控制模塊控制觸發(fā)器的復(fù)位端，確保不出現(xiàn)任意狀態(tài)，使系統(tǒng)工作狀態(tài)穩(wěn)定。5分頻器在識(shí)別器模塊無輸出時(shí)，這可能是系統(tǒng)真正失步也可能是偶爾干擾所致，只有連續(xù)5次這種情況系統(tǒng)才會(huì)真正認(rèn)為失步。保護(hù)模塊仿真圖如圖5所示，其中， zhengout為幀同步輸出信號(hào)；clk為時(shí)鐘信號(hào)；data為輸入的信碼；q為RS觸發(fā)器的Q端；fenpin39為39分頻計(jì)數(shù)器的輸出端。

4 幀同步系統(tǒng)頂層文件設(shè)計(jì)
所謂頂層文件設(shè)計(jì)就是把所涉及到的各個(gè)模塊放在一起，形成一個(gè)便于閱讀的圖形方式，在編譯各個(gè)模塊時(shí)，如果設(shè)計(jì)沒有錯(cuò)誤。系統(tǒng)就會(huì)創(chuàng)建一個(gè)代表該模塊的符號(hào)文件，可以被高層設(shè)計(jì)所調(diào)用。本設(shè)計(jì)中各模塊通過VHDL語言進(jìn)行設(shè)計(jì)，在 QuartusⅡ開發(fā)軟件下編譯通過。采用Altera公司Cvclone系列的EP1C12Q240C8器件，并且?guī)诫娐穬H用到該器件不到1％的邏輯單元。頂層設(shè)計(jì)圖形如圖6所示。圖6中，ZCB和AND7(七輸入與門)為巴克碼識(shí)別器；CLKCONTR為時(shí)鐘控制器；FENPIN5為5分頻器計(jì)數(shù)器；FENPIN39為39分頻器計(jì)數(shù)器；RS_CLK為RS觸發(fā)器。