FPGA異步FIFO設(shè)計中的問題與解決辦法

隨著數(shù)字電子系統(tǒng)設(shè)計規(guī)模的擴(kuò)大，一些實際應(yīng)用系統(tǒng)中往往含有多個時鐘，數(shù)據(jù)不可避免地要在不同的時鐘域之間傳遞。如何在異步時鐘之間傳輸數(shù)據(jù)，是數(shù)據(jù)傳輸中一個至關(guān)重要的問題，而采用FIFO正是解決這一問題的有效方法。異步FIFO是一種在電子系統(tǒng)中得到廣泛應(yīng)用的器件，多數(shù)情況下它都是以一個獨立芯片的方式在系統(tǒng)中應(yīng)用。本文介紹一種充分利用FPGA內(nèi)部的RAM資源，在FPGA內(nèi)部實現(xiàn)異步FIFO模塊的設(shè)計方法。這種異步FIFO比外部FIFO 芯片更能提高系統(tǒng)的穩(wěn)定性。

1 FIFO的基本結(jié)構(gòu)和工作原理
FIFO(First In First Out)是一種采用環(huán)形存儲結(jié)構(gòu)的先進(jìn)先出存儲器。其使用一個雙端口存儲器存放數(shù)據(jù)，數(shù)據(jù)發(fā)送方在一端寫入數(shù)據(jù)，接收方在另一端讀出數(shù)據(jù)，能夠協(xié)調(diào)好兩個時鐘域的工作，滿足高時鐘頻率的要求。FIFO在FPGA設(shè)計中主要用來緩沖數(shù)據(jù)和隔離時鐘或相位差異。訪問FIFO時不需要地址線，只需要數(shù)據(jù)線和讀寫控制信號線，且數(shù)據(jù)地址由內(nèi)部讀寫指針自動加1完成，因此利用FIFO實現(xiàn)數(shù)據(jù)的緩存具有接口簡單、讀寫方便的優(yōu)點。
根據(jù)FIFO的工作時鐘，可將FIFO分為同步FIFO和異步FIFO。同步FIFO是指讀時鐘和寫時鐘為同一個時鐘，在時鐘沿來臨時同時進(jìn)行讀寫操作；異步FIFO是指讀寫時鐘不是同一個時鐘，而是相互獨立的。實際上，工作在同一時鐘的FIFO很少用到，多數(shù)都是讀寫時鐘獨立的異步FIFO。本文設(shè)計的異步FIFO位寬為8，深度(即FIFO可以存儲8位數(shù)據(jù)的個數(shù))為1 024。異步FIFO的結(jié)構(gòu)如圖1所示。

雙端口RAM存儲器具有獨立的讀寫端口。如果用一個單端口RAM存儲器實現(xiàn)異步FIFO，還應(yīng)該包含一個仲裁器來保證同一時刻只能有一種操作(讀或?qū)懖僮?。本文選擇的雙端口RAM并不一定是真正的雙端口，只要有獨立的讀寫端口即可。讀寫控制邏輯由加法計數(shù)器構(gòu)成，實現(xiàn)讀寫地址的自動加1功能?？眨瘽M標(biāo)志位的產(chǎn)生邏輯給系統(tǒng)提供空(empty)和滿(full)信號。

2 異步FIFO設(shè)計中的問題與解決辦法
2．1 亞穩(wěn)態(tài)問題
在含有觸發(fā)器的電路中往往會出現(xiàn)亞穩(wěn)態(tài)問題。亞穩(wěn)態(tài)會使異步FIFO的讀寫地址發(fā)生錯誤，產(chǎn)生誤讀或者誤寫。為此異步FIFO設(shè)計中亞穩(wěn)態(tài)問題也是一個比較重要的問題。亞穩(wěn)態(tài)不可能完全消除，只能使其出現(xiàn)的概率降到最低。主要有2種方法來降低亞穩(wěn)態(tài)出現(xiàn)的概率：
①采用觸發(fā)器冗余方式。即采用多個觸發(fā)器級聯(lián)的方式，使本來出現(xiàn)概率為P的亞穩(wěn)態(tài)，其出現(xiàn)概率降低到P2，但這種方式會導(dǎo)致延時增加。
②使用格雷碼。格雷碼的相臨碼元之間只有一位發(fā)生變化，這就大大地降低了亞穩(wěn)態(tài)出現(xiàn)的概率。本文采用格雷碼方式。