基于FPGA的PLL頻率合成器設(shè)計(jì)

　　3.3 檢測(cè)較高頻的整數(shù)/半整數(shù)分頻

　　當(dāng)N為更高的數(shù)值時(shí)，通過比較CD4046的輸入輸出波形，很難直接看出來。這時(shí)輸入仍采用1kHz的頻率值，這時(shí)直接看輸出的頻率值。N=100、500、999、999.5時(shí)的波形分別如圖7(a)、(b)、(c)、(d)所示。

　　由圖7(a)得：所測(cè)頻率為1/(10×10-6)Hz=100 kHz

　　由圖7(b)得：所測(cè)頻率為2/(10×10-6)Hz=500 kHz

　　由圖7(c)得：所測(cè)頻率約為1/(10×10-6)Hz=1 MHz

　　由圖7(d)得：所測(cè)頻率約為1/(10×10-6)Hz=1 MHz

　　可見，這時(shí)實(shí)測(cè)值與理論上預(yù)見的結(jié)果也是一致的。

　　3.4 誤差分析

　　較低頻時(shí)的波形之所以占空比不是標(biāo)準(zhǔn)的50%，是由于CD4046輸出頻率經(jīng)過FPGA分頻模塊之后產(chǎn)生的反饋信號(hào)只是一個(gè)脈沖信號(hào)，這個(gè)脈沖信號(hào)要與出入CD4046的1kHz的標(biāo)準(zhǔn)信號(hào)進(jìn)行相位比較，而標(biāo)準(zhǔn)信號(hào)的占空比是50%，這就造成了相位比較之后產(chǎn)生的信號(hào)波形占空比不是50%，而本系統(tǒng)測(cè)試時(shí)所采用的是模擬示波器，對(duì)較低頻占空比非50%的顯示不是很好，這很有可能是由于波形不是非常標(biāo)準(zhǔn)的主要原因。

　　在測(cè)試完成之后，又用數(shù)字示波器來專門檢測(cè)CD4046的輸出頻率，結(jié)果與理論計(jì)算幾乎吻合。

　　本系統(tǒng)結(jié)合FPGA技術(shù)、鎖相環(huán)技術(shù)、頻率合成技術(shù)，設(shè)計(jì)出了一個(gè)整數(shù)/半整數(shù)頻率合成器，輸出范圍為1 kHz～999.5 kHz，步進(jìn)頻率可達(dá)到0.5 kHz；與以前的實(shí)驗(yàn)裝置相比，系統(tǒng)在性能指標(biāo)、直觀性等方面都有所提高，它不僅可以用于教學(xué)實(shí)驗(yàn)，還可以用作頻率源、頻率計(jì)。