基于FPGA的兩路視頻同步播放系統(tǒng)的設(shè)計
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2.2.3重疊區(qū)域采樣電路模塊設(shè)計輸入視頻信號重疊區(qū)域采樣窗模塊是由兩塊uPD42280芯片串聯(lián)構(gòu)成。通過 FPGA對uPD42280芯片發(fā)出控制信號，達到對指定像素區(qū)域進行采樣的目的。之所以采用兩片 uPD42280芯片串聯(lián)是考慮到系統(tǒng)設(shè)定的同步范圍。對于 50HZ的PAL制的隔行掃描圖像，每一場的采樣像素點為32*32=1024個，只取其中 8位Y信號，則每一場的采樣數(shù)據(jù)量為 28800字節(jié)。uPD42280場存儲器的單片容量為 256K字節(jié)，可以容納約 256場。這樣采用兩片串聯(lián)增加了一倍的容量，采樣窗的數(shù)目可以達到512場。
采樣的控制時序圖5所示，為了對 702*288的右1/4重疊區(qū)域進行行列的均勻采樣，每隔 8行在后128點進行 1/4clk均勻抽樣，得到 32點。同時，每場一共抽取 32行，這樣 FIFO中存儲數(shù)據(jù)為32*32=1024byte。而讀時鐘在每場的前 32行，采用clk(13.5MHZ)進行連續(xù)讀取。圖 6為一幀圖像重疊區(qū)域采樣的效果圖。本文引用地址：http://www.ex-cimer.com/article/191936.htm
2.2.4存儲器電路模塊設(shè)計
在本系統(tǒng)中，由于需要用到大規(guī)模的圖像數(shù)據(jù)存儲及運算存儲操作，并且考慮到系統(tǒng)算法的可擴展性，存儲器選取了兩片 SDRAM芯片 HY57V641620HG，每片 HY57V641620HG大小為 4bank*1M*16bit。在結(jié)構(gòu)設(shè)計方面，由于 SDRAM不能夠同時進行讀寫操作，與主控運算電路采取并行連接的方式。這樣做的目的是可以進行 SDRAM的乒乓讀寫操作，提高數(shù)據(jù)讀取及寫入的效率。
FPGA對SDRAM的初始化和fullpage模式下的讀寫控制的時序如圖 7、8、9。
2.2.5 FPGA主控運算電路模塊設(shè)計主控運算電路是本系統(tǒng)中最重要的硬件組成部分，因為這部分電路將承擔(dān)整個系統(tǒng)大部分控制和運算任務(wù)。這部分電路由 FPGA芯片 EP1C6及其附屬電路組成。
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