基于FPGA的數(shù)字下變頻設(shè)計(jì)與實(shí)現(xiàn)

在擴(kuò)頻通信中，數(shù)字下變頻（DDC）是一種很重要的技術(shù)，它包括數(shù)字混頻器、數(shù)控振蕩器以及數(shù)字濾波器三部分。而傳統(tǒng)的DDC大多采用專用芯片，雖然其外圍電路簡單、功能實(shí)現(xiàn)容易控制，但其大部分功能已經(jīng)固化，存在兼容性較差、產(chǎn)品開發(fā)靈活性低、后續(xù)升級困難等缺陷。本文利用FPGA運(yùn)算快速、易于升級等優(yōu)點(diǎn)，在簡化算法的基礎(chǔ)上，用最短的時間進(jìn)行混頻濾波得到兩路相交信號。用Verilog語言對整個下變頻進(jìn)行行為描述建模，并給出相應(yīng)的仿真綜合結(jié)果。
1 正交下變頻方案理論分析
　　因?yàn)镈DC的數(shù)據(jù)流是采樣信號的速率，DSP處理芯片很難完成高頻實(shí)時處理任務(wù)，而且FPGA中通常有大容量ROM資源，滿足查找表所需ROM資源，所以更適合用FPGA實(shí)現(xiàn)數(shù)字正交下變頻。數(shù)字正交下變頻是借助數(shù)控振蕩器NCO通過查找表的方式產(chǎn)生本地正交載波信號，與輸入信號進(jìn)行正交混頻，經(jīng)過低通濾波得到I―Q基帶信號。圖 1為其方案框圖。

　　接收機(jī)收到的高頻信號表達(dá)式為：
　　

式中，為接收信號的幅值，d(t)為數(shù)據(jù)信息的波形， c(t)為偽碼波形，fc=891 MHz，fd=18.176 MHz為信號頻偏，n(t)為高斯白噪聲。根據(jù)帶通采樣定理，引入單位沖激函數(shù)δ(t)構(gòu)成沖激函數(shù)P(t)：

　　輸入信號為x(t)，其傅里葉變換為x(ω)，則用fS抽樣后得到抽樣信號可表示為：

　　由傅里葉變換性質(zhì)得到XS(ω)，可表示為：
　　　　

　　由式(5)可知，A/D采樣使信號頻譜發(fā)生了周期延拓。中心頻率fC=891 MHz（如圖2）經(jīng)帶通欠采樣后將信號頻譜搬移至fO=18.533 MHz。fO是fC除以fS后的余數(shù)。這樣A/D采樣實(shí)現(xiàn)了一個下變頻功能。