基于FPGA的AES算法芯片設(shè)計(jì)實(shí)現(xiàn)

加/脫密模塊實(shí)現(xiàn)方案

對(duì)于分組密碼芯片加/脫密模塊的實(shí)現(xiàn)，有迭代結(jié)構(gòu)、輪展開結(jié)構(gòu)和并行流水線結(jié)構(gòu)等方法。迭代結(jié)構(gòu)需要n(n為加/脫密輪數(shù))個(gè)時(shí)鐘周期完成一個(gè)分組的加/ 脫密操作。這種結(jié)構(gòu)占用面積最小，速度較慢。而輪展開結(jié)構(gòu)能夠有效提高加/脫密速率，卻需要大量占用存儲(chǔ)單元和布線資源，因而面積最大。在設(shè)計(jì)芯片時(shí)，我們需要采用一種速度和面積的有效折衷方案，使得在滿足速率要求的前提下盡可能減少資源占用。并行流水線結(jié)構(gòu)就是這樣一種方案。

流水線技術(shù)其實(shí)質(zhì)就是在適當(dāng)?shù)牡胤郊尤爰拇嫫?，將前面的運(yùn)算結(jié)果或輸入數(shù)據(jù)暫存，并在下一個(gè)時(shí)鐘到來時(shí)將寄存值作為后一級(jí)運(yùn)算的輸入。

流水線處理如同生產(chǎn)裝配線那樣，將操作執(zhí)行工作量分成若干個(gè)時(shí)間上均衡的操作段，從流水線的起點(diǎn)連續(xù)地輸入，流水線的各操作段以重疊方式執(zhí)行。這使得操作執(zhí)行速度只與流水線輸入的速度有關(guān)，而與處理所需的時(shí)間無關(guān)。AES分組密碼在非反饋模式下，后續(xù)塊的加密與前塊的加密結(jié)果無關(guān)，即所有塊的加密可并發(fā)執(zhí)行，因而采用流水結(jié)構(gòu)能顯著提高性能。

流水線的引入可以采用輪內(nèi)流水線結(jié)構(gòu)或者輪間流水線結(jié)構(gòu)來實(shí)現(xiàn)。輪內(nèi)流水線結(jié)構(gòu)把在一個(gè)時(shí)鐘周期內(nèi)欲完成的運(yùn)算劃分為若干子運(yùn)算(模加運(yùn)算、查表和各級(jí)移位相加運(yùn)算)，采用寄存輸出模式，這種方式既可縮短延時(shí)路徑，提高時(shí)鐘頻率，又可使各子運(yùn)算同時(shí)進(jìn)行。這樣一來雖然速度有可能提高，但是增加了控制的復(fù)雜度同時(shí)占用大量的存儲(chǔ)單元，這對(duì)于FPGA實(shí)現(xiàn)來說將是很大的負(fù)擔(dān)，所以本設(shè)計(jì)采用輪間流水線結(jié)構(gòu)來實(shí)現(xiàn)。圖2為輪內(nèi)流水線結(jié)構(gòu)和輪間流水線結(jié)構(gòu)對(duì)比。以 10輪運(yùn)算為例，可以按輪數(shù)(3、3、3、1)拆分為4個(gè)流水段，即：第1-3輪為第1段，第4-6輪為第2段，第7-9輪為第3段，第10輪為第4段。為了使各流水段的時(shí)間片均衡，在第4段內(nèi)部需要加入鎖存器使輸出與前3段匹配。用VHDL語言描述實(shí)現(xiàn)這個(gè)流水線式電路的代碼如下：

Proc1：process(Data_in)begin
A=Round1(Data_in)；
Endprocess；
R1：processbegin
waituntilCLK'EventandCLK=‘1’；
A_REG=A；
Endprocess；
Proc2：process(A_REG)begin
B=Round2(A_REG)；
Endprocess；
R2：processbegin
waituntilCLK'EventandCLK=‘1’；
B_REG=B；
Endprocess；
Proc3：process(B_REG)begin
C=Round3(B_REG)；
Endprocess；
R3：processbegin
waituntilCLK'EventandCLK=‘1’；
C_REG=C；
Endprocess；
Proc4：process(C_REG)begin
D=FinalRound(C_REG)；
Data_out=D；
Endprocess；

圖2 輪內(nèi)流水線結(jié)構(gòu)和輪間流水線結(jié)構(gòu)對(duì)比