一種基于FPGA的誤碼性能測(cè)試方案

4 測(cè)試結(jié)果的輸出

通常，誤碼測(cè)試結(jié)果可以以誤碼數(shù)和誤碼率兩種形式輸出。大多數(shù)取代傳統(tǒng)誤碼分析儀的其它誤碼測(cè)試方案均采用易于實(shí)現(xiàn)的誤碼數(shù)形式輸出測(cè)試結(jié)果，但種方式受到輸出位數(shù)的限制而無法適應(yīng)高誤碼率或需要進(jìn)行長(zhǎng)時(shí)間統(tǒng)計(jì)的測(cè)試環(huán)境。但是，誤碼率的計(jì)算又常常需要進(jìn)行除法運(yùn)算，而在FPGA或其它可編程邏輯器件中實(shí)現(xiàn)除法運(yùn)算通常要消耗掉大量的邏輯資源，有時(shí)甚至超過了實(shí)現(xiàn)主要功能所需的資源。

事實(shí)上，在一般的工程實(shí)踐中，人們通常關(guān)心的只是誤碼率的量級(jí)，因而誤碼儀也就沒有必要準(zhǔn)確地計(jì)算出實(shí)際的誤碼率。根據(jù)這一想法，該誤碼儀采用某種近似的實(shí)際的誤碼率。根據(jù)這一想法，該誤碼儀采用某種近似的估計(jì)算法，避免了意義不大的除法運(yùn)算，而以較少的資源消耗實(shí)現(xiàn)了對(duì)誤碼率的估計(jì)。下面簡(jiǎn)要介紹該估計(jì)算法。

在誤碼測(cè)試邏輯中，接收到的總比特?cái)?shù)與誤碼個(gè)數(shù)均以二進(jìn)制方式存儲(chǔ)在內(nèi)部的邏輯向量中。它們最高非0比特所處的位置之差實(shí)際上反映了誤碼率的指標(biāo)不。這樣只要根據(jù)這個(gè)差值就可以大致估計(jì)出誤碼率，同時(shí)復(fù)雜的除法運(yùn)算也被簡(jiǎn)單的減法運(yùn)算所代替。

例如：當(dāng)收到總特?cái)?shù)為“00……01110110110”誤碼計(jì)數(shù)值為“00……0110”時(shí)，總比特?cái)?shù)的最高非0位為第10位，誤碼計(jì)數(shù)值為第3位，差值為7，誤碼率近似為1/2 7，即7.8×10 -3，與實(shí)際誤碼率6.3×10 -3相當(dāng)。

采用近似算法可能造成的最大系統(tǒng)誤差是輸出誤碼率的50%.但是，在通信系統(tǒng)的誤碼性能統(tǒng)計(jì)中，這樣的誤差并不會(huì)影響對(duì)系統(tǒng)誤碼率數(shù)量級(jí)的判斷。因此，作為調(diào)試使用的簡(jiǎn)易誤碼性能的測(cè)試算法是完全可行的。