FPGA多接口功能在航姿計(jì)算機(jī)中的應(yīng)用
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（4）與 DSP的并行接口。并行接口是最常用的一種通訊方式之一。FPGA和DSP之間的數(shù)據(jù)通訊通過(guò) 16位并行接口完成（原理圖如圖5）。首先，根據(jù) DSP的時(shí)序，系統(tǒng)上電后需要對(duì)DSP進(jìn)行不小于 200ms的復(fù)位。在系統(tǒng)正常工作時(shí)期，當(dāng) WE=0寫(xiě)有效、CE1=0片選有效、 a21=1數(shù)據(jù)有效時(shí)，FPGA從總線(xiàn)上讀取 DSP的數(shù)據(jù)，當(dāng) OE=0讀有效， CE1=0片選有效， a21=1數(shù)據(jù)有效時(shí)，FPGA將數(shù)據(jù)放在總線(xiàn)上等待 DSP讀取。FPGA讀、寫(xiě)數(shù)據(jù)都根據(jù) DSP的 EA信號(hào)來(lái)標(biāo)識(shí)所操作的數(shù)據(jù)地址。雖然系統(tǒng)中的數(shù)據(jù)量比較大，但是為了提高實(shí)時(shí)性和可靠性，在FPGA中沒(méi)有使用 FIFO或者 RAM來(lái)存儲(chǔ)數(shù)據(jù)，而只是用 FPGA中的變量來(lái)臨時(shí)存儲(chǔ)，本設(shè)計(jì)中也最終證明了該設(shè)計(jì)的可用性，這樣也讓 FPGA的硬件資源更合理利地得以使用。
本文引用地址：http://www.ex-cimer.com/article/191969.htm3整體時(shí)序的實(shí)現(xiàn)
本系統(tǒng)的實(shí)時(shí)性和復(fù)雜性對(duì)于正確實(shí)現(xiàn)總體時(shí)序和工作邏輯提出了比較大的挑戰(zhàn)。現(xiàn)從以下幾個(gè)方面說(shuō)明本設(shè)計(jì)的實(shí)現(xiàn)方法：
1 高速實(shí)時(shí)性?？傮w的并行設(shè)計(jì)，各個(gè)通訊模塊幾乎完全獨(dú)立地工作，互不占用資源，從而使得高效性和實(shí)時(shí)性的要求得到了極大地滿(mǎn)足。
2 總體時(shí)序有序。該航姿計(jì)算機(jī)的整體時(shí)序和整體邏輯都是讓 FPGA中的頂層實(shí)體來(lái)控制實(shí)現(xiàn)的。系統(tǒng)大致時(shí)序和邏輯如下：上電后，F(xiàn)PGA控制系統(tǒng)完成各部件的上電自檢后，各接口開(kāi)始并行工作，按照自己的工作時(shí)序接收、發(fā)送數(shù)據(jù)。其中，IMU數(shù)據(jù)大約每 10ms發(fā)送一次，F(xiàn)PGA每次接收完 IMU數(shù)據(jù)后，與 DSP通過(guò)并行接口進(jìn)行一次通訊。FPGA將最新的傳感器測(cè)量值發(fā)送給DSP，而 DSP將最新的航姿信息回傳給 FPGA，最終FPGA通過(guò) ARINC429接口傳給外部。這樣的設(shè)計(jì)保證了系統(tǒng)時(shí)序穩(wěn)定、邏輯可靠。
3 數(shù)據(jù)準(zhǔn)確性。數(shù)據(jù)的準(zhǔn)確也要求考慮到具體硬件上的問(wèn)題。由于 FPGA中的邏輯門(mén)是有時(shí)間延遲的，在這樣實(shí)時(shí)的系統(tǒng)中就必須嚴(yán)格考慮門(mén)電路的延時(shí)，否則，很容易出現(xiàn)如下類(lèi)似的一些問(wèn)題，例如，把剛接收到一組測(cè)量數(shù)據(jù)賦給變量是需要幾納秒到十幾納秒的時(shí)間來(lái)穩(wěn)定的，如果此時(shí)正好遇上操作改變量的時(shí)鐘觸發(fā)，偶爾就會(huì)引起野值數(shù)據(jù)，這些不確定的野值隨時(shí)可能造成整個(gè)航姿結(jié)算的錯(cuò)誤，因此需要根據(jù)具體時(shí)序修改，以保證杜絕這類(lèi)問(wèn)題。
該系統(tǒng)的 FPGA設(shè)計(jì)已經(jīng)經(jīng)過(guò)模擬數(shù)據(jù)仿真試驗(yàn)、跑車(chē)試驗(yàn)得以驗(yàn)證，在數(shù)據(jù)準(zhǔn)確性、實(shí)時(shí)性方面都得到了較好的滿(mǎn)足。
評(píng)論