DDS信號源的FPGA實(shí)現(xiàn)
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3．4 低通濾波器設(shè)計(jì)
對D／A轉(zhuǎn)換輸出的階梯波s(t)進(jìn)行頻譜分析，可知s(t)中除主頻fc外，還存在分布在fc、2fc…，兩邊±fc處的非諧波分
量，幅值包絡(luò)為辛格函數(shù)，因此為了取出主頻fc，必須在D／A轉(zhuǎn)換器的輸出端接人截止頻率為f/2的低通濾波器。本文引用地址：http://www.ex-cimer.com/article/192016.htm
4 結(jié)語
采用直接頻率合成技術(shù)和FPGA設(shè)計(jì)的信號發(fā)生器具有不同于傳統(tǒng)頻率合成方法的全數(shù)字結(jié)構(gòu)，輸出分辨率高等特點(diǎn)，其相位累加器在基準(zhǔn)時(shí)鐘頻率和相位累加器的位寬達(dá)到一定要求時(shí)，輸出分辨率更小，可達(dá)到微赫茲級；頻率變化快，頻率控制字的傳輸時(shí)間以及器件響應(yīng)時(shí)間很短，使得系統(tǒng)的頻率切換時(shí)間可達(dá)納秒級；頻率變化時(shí)輸出相位連續(xù)，在頻率改變時(shí)只是改變頻率控制字，而無需改變原有的累加值；但由于這種結(jié)構(gòu)存在相位累加器的輸出有限位數(shù)產(chǎn)生相位截?cái)嗾`差，以及ROM存儲的幅度值量化有限樣點(diǎn)值產(chǎn)生量化誤差等問題，從而DDS的雜散抑制較差，因此采取相應(yīng)措施對其抑制。在需要可變頻率或經(jīng)常改變波形各個(gè)參數(shù)的實(shí)驗(yàn)中．采用FPGA實(shí)現(xiàn)的DDS信號發(fā)生器較靈活，并具有絕對優(yōu)勢。
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