單精度浮點加法器的FPGA實現(xiàn)

摘 要：在FPGA上實現(xiàn)單精度浮點加法器的設計，通過分析實數(shù)的IEEE 754表示形式和IEEE 754單精度浮點的存儲格式，設計出一種適合在FPGA上實現(xiàn)單精度浮點加法運算的算法處理流程，依據(jù)此算法處理流程劃分的各個處理模塊便于流水設計的實現(xiàn)。所以這里所介紹的單精度浮點加法器具有很強的運算處理能力。
關鍵詞：IEEE 754；單精度浮點；加法運算；FPGA

圖像處理通常采用軟件或者數(shù)字信號處理器(DSP)實現(xiàn)。如果利用軟件實現(xiàn)，運行時會耗費較多的PC資源，而且算法越復雜時耗費的資源就越多，對于需要高速處理的情況不適用；而如果采用DSP實現(xiàn)，提高并行性的同時指令執(zhí)行速度必然會提高，較高的指令速度可能導致系統(tǒng)設計復雜化，并增加功耗和成本。新一代的低功耗現(xiàn)場可編程門陣列(FPGA)憑借其強大的高速并行能力，日益成為高速實時圖像處理的主流器件。單精度浮點加法運算是數(shù)字圖像處理的最基礎的數(shù)據(jù)運算方式，在此介紹一種在FPGA上實現(xiàn)單精度浮點加法運算的方法。

1 IEEE 754單精度浮點數(shù)存儲格式分析
1．1 實數(shù)的IEEE 754表示形式
在計算機系統(tǒng)的發(fā)展過程中，曾經(jīng)提出過多種方法表示實數(shù)，但是到目前為止使用最廣泛的是浮點數(shù)表示法。相對定點數(shù)而言，浮點數(shù)利用指數(shù)，使小數(shù)點的位置可以根據(jù)需要而上下浮動，從而可以靈活地表達更大范圍的實數(shù)。電子電氣工程師協(xié)會(Institute of Electricaland Electronics Engineers，IEEE)在1985年制定的IEEE754(IEEE Standard fOr Binary Floating-Point Arithme-tic，ANSI／IEEE Std 754-1985)二進制浮點運算規(guī)范，是浮點運算部件事實上的工業(yè)標準。一個實數(shù)V在IEEE754標準中可以用V=(-1)S×M×2E表示，說明如下：
(1)符號S決定實數(shù)是正數(shù)(S=0)還是負數(shù)(S=1)，對于數(shù)值0的符號位特殊處理。
(2)有效數(shù)字M是二進制小數(shù)，M的取值范圍在1≤M2或0≤M1。
(3)指數(shù)E是2的冪，它的作用是對浮點數(shù)加權。
1．2 IEEE單精度浮點格式
浮點格式是一種數(shù)據(jù)結構，它規(guī)定了構成浮點數(shù)的各個字段。IEEE 754浮點數(shù)的數(shù)據(jù)位被劃分為3個字段，對3個字段參數(shù)進行編碼：
(1)一個單獨的符號位S直接編碼符號S。
(2)K位的偏置指數(shù)E編碼指數(shù)E，移碼表示。
(3)N位的小數(shù)．f編碼有效數(shù)字M，原碼表示。
IEEE單精度浮點格式共32位，包括3個構成字段：23位小數(shù)F，8為偏置指數(shù)E，1位符號S。將這些字段連續(xù)存放在一個32位字里，并對其進行編碼。其中O～22包含23位的小數(shù)F；23～30包含8位指數(shù)E；第31位包含符號S。如圖1所示。

2 單精度浮點加法器的設計與實現(xiàn)
2．1 單精度浮點加法器的算法設計
浮點加法器首先對浮點數(shù)拆分，得到符號、階碼、尾數(shù)。對拆分結果進行絕對值比較，得到大的階碼、階差和比較結果輸出。然后進行對階，通過移位小的尾數(shù)，得到相同大階。對尾數(shù)進行尾數(shù)加減運算，得到的結果進行規(guī)格化，最后結合規(guī)格化結果運算結果符號輸出，得到結果輸出。加法器運算過程如圖2所示。

2．2 單精度浮點加法器的實現(xiàn)