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          單精度浮點(diǎn)加法器的FPGA實(shí)現(xiàn)

          作者: 時(shí)間:2009-06-16 來(lái)源:網(wǎng)絡(luò) 收藏

          摘 要:在上實(shí)現(xiàn)單的設(shè)計(jì),通過(guò)分析實(shí)數(shù)的IEEE 754表示形式和IEEE 754單的存儲(chǔ)格式,設(shè)計(jì)出一種適合在上實(shí)現(xiàn)單加法運(yùn)算的算法處理流程,依據(jù)此算法處理流程劃分的各個(gè)處理模塊便于流水設(shè)計(jì)的實(shí)現(xiàn)。所以這里所介紹的單精度浮點(diǎn)具有很強(qiáng)的運(yùn)算處理能力。
          關(guān)鍵詞:IEEE 754;單精度浮點(diǎn);加法運(yùn)算;

          本文引用地址:http://www.ex-cimer.com/article/192020.htm


          圖像處理通常采用軟件或者數(shù)字信號(hào)處理器(DSP)實(shí)現(xiàn)。如果利用軟件實(shí)現(xiàn),運(yùn)行時(shí)會(huì)耗費(fèi)較多的PC資源,而且算法越復(fù)雜時(shí)耗費(fèi)的資源就越多,對(duì)于需要高速處理的情況不適用;而如果采用DSP實(shí)現(xiàn),提高并行性的同時(shí)指令執(zhí)行速度必然會(huì)提高,較高的指令速度可能導(dǎo)致系統(tǒng)設(shè)計(jì)復(fù)雜化,并增加功耗和成本。新一代的低功耗現(xiàn)場(chǎng)可編程門陣列(FPGA)憑借其強(qiáng)大的高速并行能力,日益成為高速實(shí)時(shí)圖像處理的主流器件。單精度浮點(diǎn)加法運(yùn)算是數(shù)字圖像處理的最基礎(chǔ)的數(shù)據(jù)運(yùn)算方式,在此介紹一種在FPGA上實(shí)現(xiàn)單精度浮點(diǎn)加法運(yùn)算的方法。


          1 IEEE 754單精度浮點(diǎn)數(shù)存儲(chǔ)格式分析
          1.1 實(shí)數(shù)的IEEE 754表示形式
          在計(jì)算機(jī)系統(tǒng)的發(fā)展過(guò)程中,曾經(jīng)提出過(guò)多種方法表示實(shí)數(shù),但是到目前為止使用最廣泛的是浮點(diǎn)數(shù)表示法。相對(duì)定點(diǎn)數(shù)而言,浮點(diǎn)數(shù)利用指數(shù),使小數(shù)點(diǎn)的位置可以根據(jù)需要而上下浮動(dòng),從而可以靈活地表達(dá)更大范圍的實(shí)數(shù)。電子電氣工程師協(xié)會(huì)(Institute of Electricaland Electronics Engineers,IEEE)在1985年制定的IEEE754(IEEE Standard fOr Binary Floating-Point Arithme-tic,ANSI/IEEE Std 754-1985)二進(jìn)制浮點(diǎn)運(yùn)算規(guī)范,是浮點(diǎn)運(yùn)算部件事實(shí)上的工業(yè)標(biāo)準(zhǔn)。一個(gè)實(shí)數(shù)V在IEEE754標(biāo)準(zhǔn)中可以用V=(-1)S×M×2E表示,說(shuō)明如下:
          (1)符號(hào)S決定實(shí)數(shù)是正數(shù)(S=0)還是負(fù)數(shù)(S=1),對(duì)于數(shù)值0的符號(hào)位特殊處理。
          (2)有效數(shù)字M是二進(jìn)制小數(shù),M的取值范圍在1≤M2或0≤M1。
          (3)指數(shù)E是2的冪,它的作用是對(duì)浮點(diǎn)數(shù)加權(quán)。
          1.2 IEEE單精度浮點(diǎn)格式
          浮點(diǎn)格式是一種數(shù)據(jù)結(jié)構(gòu),它規(guī)定了構(gòu)成浮點(diǎn)數(shù)的各個(gè)字段。IEEE 754浮點(diǎn)數(shù)的數(shù)據(jù)位被劃分為3個(gè)字段,對(duì)3個(gè)字段參數(shù)進(jìn)行編碼:
          (1)一個(gè)單獨(dú)的符號(hào)位S直接編碼符號(hào)S。
          (2)K位的偏置指數(shù)E編碼指數(shù)E,移碼表示。
          (3)N位的小數(shù).f編碼有效數(shù)字M,原碼表示。
          IEEE單精度浮點(diǎn)格式共32位,包括3個(gè)構(gòu)成字段:23位小數(shù)F,8為偏置指數(shù)E,1位符號(hào)S。將這些字段連續(xù)存放在一個(gè)32位字里,并對(duì)其進(jìn)行編碼。其中O~22包含23位的小數(shù)F;23~30包含8位指數(shù)E;第31位包含符號(hào)S。如圖1所示。

          2 單精度浮點(diǎn)的設(shè)計(jì)與實(shí)現(xiàn)
          2.1 單精度浮點(diǎn)加法器的算法設(shè)計(jì)
          浮點(diǎn)加法器首先對(duì)浮點(diǎn)數(shù)拆分,得到符號(hào)、階碼、尾數(shù)。對(duì)拆分結(jié)果進(jìn)行絕對(duì)值比較,得到大的階碼、階差和比較結(jié)果輸出。然后進(jìn)行對(duì)階,通過(guò)移位小的尾數(shù),得到相同大階。對(duì)尾數(shù)進(jìn)行尾數(shù)加減運(yùn)算,得到的結(jié)果進(jìn)行規(guī)格化,最后結(jié)合規(guī)格化結(jié)果運(yùn)算結(jié)果符號(hào)輸出,得到結(jié)果輸出。加法器運(yùn)算過(guò)程如圖2所示。

          2.2 單精度浮點(diǎn)加法器的實(shí)現(xiàn)


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          關(guān)鍵詞: FPGA 精度 浮點(diǎn) 加法器

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