基于CPLD的全幀型CCD圖像傳感器驅(qū)動(dòng)系統(tǒng)設(shè)計(jì)
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光積分結(jié)束后進(jìn)人第三階段，即幀轉(zhuǎn)移階段，而幀轉(zhuǎn)移又可以看成是垂直行轉(zhuǎn)移和水平像素轉(zhuǎn)移交替進(jìn)行的，它們之間的轉(zhuǎn)換通過(guò)SSC電平的高低轉(zhuǎn)換實(shí)現(xiàn)。
SSC上升沿的到來(lái)標(biāo)志著一次水平像素轉(zhuǎn)移的結(jié)束和一次垂直行轉(zhuǎn)移的開(kāi)始，CCD像素垂直方向的行轉(zhuǎn)移是由A1，A2，A3，A4等時(shí)鐘及像素傳輸門TG時(shí)鐘來(lái)完成的，其頻率都為50 kHz，且四相A時(shí)鐘信號(hào)要滿足嚴(yán)格的交迭原理。在SSC保持高電平時(shí)，如圖3所示，光敏區(qū)里已經(jīng)生成的電荷包在四相A時(shí)鐘信號(hào)的驅(qū)動(dòng)下逐行地向上和向下轉(zhuǎn)移到輸出寄存器。本文引用地址：http://www.ex-cimer.com/article/192035.htm
SSC下降沿到來(lái)時(shí)，標(biāo)志著一次垂直行轉(zhuǎn)移的結(jié)束和一次水平像素轉(zhuǎn)移的開(kāi)始，CCD像素水平方向像素的轉(zhuǎn)移是由C1，C2，c3等時(shí)鐘來(lái)完成的，信號(hào)頻率都為25 MHz。其轉(zhuǎn)移原理與垂直行轉(zhuǎn)移原理一樣，三相C時(shí)鐘信號(hào)亦要嚴(yán)格滿足三相交迭原理。如圖4所示，輸出寄存器就是在三相C時(shí)鐘信號(hào)的驅(qū)動(dòng)下將這一行逐個(gè)像素向輸出放大器轉(zhuǎn)移的。
RG(Reset Gate)是通過(guò)復(fù)位管對(duì)輸出放大器的浮置擴(kuò)散電容(Floating Diffusion Capacitante，F(xiàn)D)進(jìn)行復(fù)位的信號(hào)，其中FD可以將接收到的電荷包轉(zhuǎn)換為電壓信號(hào)。復(fù)位后FD可以接收下一個(gè)電荷包。SG(Summing Gate)是在輸出柵OG之前的最后一個(gè)柵，SG信號(hào)和RG信號(hào)的相位與C3信號(hào)的相位相同。一行電荷包經(jīng)過(guò)輸出放大器的轉(zhuǎn)換和放大后，以電壓信號(hào)的形式從CCD輸出。接下來(lái)再進(jìn)行下一行的垂直行轉(zhuǎn)移和水平像素轉(zhuǎn)移輸出，直到將光敏面上的所有5 356行電荷包輸出完畢為止。由此可見(jiàn)，整個(gè)一幀圖像是在A時(shí)鐘信號(hào)和C時(shí)鐘信號(hào)的交替驅(qū)動(dòng)下從CCD芯片的輸出放大器輸出而完成幀轉(zhuǎn)移的。
2 驅(qū)動(dòng)系統(tǒng)設(shè)計(jì)
隨著大規(guī)?？删幊唐骷难杆侔l(fā)展和廣泛使用，傳統(tǒng)的通過(guò)TTL標(biāo)準(zhǔn)電路構(gòu)成的積木式電路系統(tǒng)已經(jīng)慢慢被淘汰。目前較為流行的CCD驅(qū)動(dòng)電路設(shè)計(jì)方案一般有兩種：一是用FPGA或者是CPLD產(chǎn)生CCD的時(shí)序驅(qū)動(dòng)信號(hào)，以及用模擬電路(功率放大晶體管和電位器)實(shí)現(xiàn)對(duì)CCD的直流電平驅(qū)動(dòng)信號(hào)；另一種則是用專用的CCD驅(qū)動(dòng)芯片，實(shí)現(xiàn)對(duì)CCD的驅(qū)動(dòng)。前者要求開(kāi)發(fā)者對(duì)硬件描述語(yǔ)言熟悉，而且實(shí)現(xiàn)靈活，集成度高，方便功能的升級(jí)和擴(kuò)展；后者則只需對(duì)寄存器進(jìn)行設(shè)置，編程較為簡(jiǎn)單，但是可擴(kuò)展性稍差。在此，采用Altera公司EPM7160SIC 84-10型可編程邏輯器件(CPLD)，使用Altera公司的QuartusⅡ集成開(kāi)發(fā)環(huán)境，并通過(guò)與微機(jī)相連的下載線實(shí)現(xiàn)CPLD的燒寫(xiě)和在線編程。頂層的設(shè)計(jì)采用原理圖輸入，設(shè)計(jì)出各個(gè)功能模塊，然后再使用硬件描述語(yǔ)言(VHDL)對(duì)各個(gè)功能模塊編程的自上而下的開(kāi)發(fā)方法，實(shí)現(xiàn)了高層次復(fù)雜邏輯的設(shè)計(jì)，從而實(shí)現(xiàn)了硬件設(shè)計(jì)的軟件化。
通過(guò)對(duì)該CCD芯片的了解，將頂層設(shè)計(jì)分為3個(gè)功能模塊，分別為倍頻模塊(模塊1)、光積分時(shí)間控制及快門控制模塊(模塊2)、幀轉(zhuǎn)移模塊(模塊3)，各功能模塊的關(guān)系如圖5所示。模塊1為倍頻模塊，通過(guò)調(diào)用該模塊，可產(chǎn)生幀轉(zhuǎn)移所需的頻率脈沖信號(hào)。由于CPLD芯片一般不帶有PLL模塊，故可采用延時(shí)加異或的方式來(lái)實(shí)現(xiàn)倍頻。不過(guò)目前較新的CPLD，如Lattice的MachXo系列器件則可直接調(diào)用PLL，此處不再贅述。模塊2為光積分時(shí)間及快門控制，通過(guò)拍照指令產(chǎn)生CR脈沖信號(hào)，對(duì)CCD進(jìn)行初始化，并生成一個(gè)在光積分期問(wèn)保持高電平的使能信號(hào)ENA。將ENA分別發(fā)送至模塊1和模塊3。CR信號(hào)和ENA可通過(guò)對(duì)按鍵信號(hào)Trig―in的延遲處理來(lái)實(shí)現(xiàn)，也較為簡(jiǎn)單。該設(shè)計(jì)中最關(guān)鍵的是幀轉(zhuǎn)移模塊。其原理主要是利用3個(gè)計(jì)數(shù)器進(jìn)行相互嵌套，從而產(chǎn)生所需的驅(qū)動(dòng)信號(hào)，其簡(jiǎn)易流程如圖6所示。
評(píng)論