PCB上FPGA的同步開關(guān)噪聲分析

如今CMOS技術(shù)讓一塊FPGA器件可以擁有多個(gè)I/O接口。同時(shí)，近幾年，低功耗已開始成為高速I/O接口的主流概念。降低功耗最有效的途徑就是降低電壓，而電壓降低就會(huì)導(dǎo)致I/O接口所允許的噪聲余量變小。因此，對(duì)FPGA用戶而言，量化芯片、封裝和PCB環(huán)境下的系統(tǒng)級(jí)同步開關(guān)噪聲(SSN)就顯得十分必要。

本文對(duì)SSN進(jìn)行了系統(tǒng)性介紹，著重介紹由FPGA輸出緩沖導(dǎo)致的SSN。這種噪聲一般被稱作同步開關(guān)輸出噪聲(SSO)，與輸入緩沖導(dǎo)致的SSN不同。本文介紹了系統(tǒng)級(jí)SSO的成因，并提出了一種分層的系統(tǒng)級(jí)SSO建模方法。同時(shí)，本文還講解了如何將SSO模型與頻域和時(shí)域測(cè)量相關(guān)聯(lián)，并給出了幾種減小SSO的PCB設(shè)計(jì)方法。

系統(tǒng)級(jí)SSO的形成機(jī)制

帶FPGA的PCB是一個(gè)復(fù)雜的系統(tǒng)，可將其分為包含有源電路的晶片部分、帶有嵌入式無源器件的支撐走線的封裝部分，和為FPGA與外部提供連接的電路板部分。在此類系統(tǒng)中，要想弄清芯片內(nèi)部的噪聲特性很困難。因此，對(duì)與FPGA相連的PCB走線近端和遠(yuǎn)端的SSO進(jìn)行量化就顯得很有價(jià)值。造成SSO的主要有兩大因素：電源分配網(wǎng)(PDN)的阻抗和開關(guān)I/O之間的互感耦合。

從系統(tǒng)的角度來說，PDN中包含晶片級(jí)、封裝級(jí)和板卡級(jí)的組件，這些組件共同為CMOS電路供電。當(dāng)一定數(shù)量的CMOS輸出驅(qū)動(dòng)電路同時(shí)打開時(shí)，就會(huì)有很大電流瞬間涌入PDN的感性電路元件中，從而產(chǎn)生一個(gè)delta-I壓降。互連結(jié)構(gòu)產(chǎn)生寄生電感，例如球柵陣列封裝上的電源焊球和PCB中的電源過孔。這種快速變化的電流還會(huì)在電源/接地平面對(duì)之間激勵(lì)起放射狀的電磁波，電磁波從PCB的平面邊緣反射回來，在電源/接地平面之間產(chǎn)生諧振，從而導(dǎo)致電壓波動(dòng)。
造成SSO的另一個(gè)重要原因是互感耦合，尤其是在芯片封裝/PCB邊沿周圍產(chǎn)生的互感耦合。芯片BGA封裝上的焊球與PCB上的過孔都屬于緊耦合的多導(dǎo)線結(jié)構(gòu)。每個(gè)I/O焊球及其相應(yīng)的PCB過孔與離它最近的接地焊球和接地過孔構(gòu)成一個(gè)閉合環(huán)路。當(dāng)多個(gè)I/O口的狀態(tài)同時(shí)發(fā)生變化時(shí)，會(huì)有瞬態(tài)I/O電流流過這些信號(hào)環(huán)路。這種瞬態(tài)I/O電流又會(huì)產(chǎn)生時(shí)變的磁場(chǎng)，從而侵入鄰近的信號(hào)環(huán)路造成感應(yīng)電壓噪聲。

一個(gè)優(yōu)秀的SSO模型應(yīng)能體現(xiàn)SSO的基本形成機(jī)制。圖1給出的就是一個(gè)用于預(yù)測(cè)PCB中SSO的分層模型。在晶片一級(jí)，我們需要的是能在有限復(fù)雜度下提供電源線和信號(hào)線上精確電流分布的輸出緩沖模型。在封裝一級(jí)，為簡(jiǎn)單起見，可利用建模工具分別得到PDN模型和信號(hào)耦合模型，但應(yīng)謹(jǐn)慎考慮PDN和信號(hào)耦合模型之間的相互影響。這兩個(gè)模型起著橋梁的作用，連接了芯片封裝上凸點(diǎn)端的輸出緩沖模型和焊球端的PCB級(jí)模型。PCB的PDN模型通常包含電源/接地平面和其上的大容量/去耦電容，而PCB的信號(hào)耦合模型中則包含一個(gè)緊耦合的過孔陣列和不同信號(hào)層上的松耦合信號(hào)走線。這兩個(gè)PCB級(jí)模型的交互效應(yīng)出現(xiàn)在PCB過孔陣列中，感性串?dāng)_正是從這里將噪聲帶入PDN模型，delta-I噪聲反過來會(huì)降低I/O信號(hào)質(zhì)量。這種分層建模方法合理地保持了仿真精度，同時(shí)也提高了此類復(fù)雜系統(tǒng)的計(jì)算效率。

圖1：帶FPGA的PCB的SSO模型示意圖。

通過PCB設(shè)計(jì)減小SSO

下面針對(duì)裝有FPGA的印制電路板，介紹兩種基于SSO產(chǎn)生機(jī)制來減小SSO的基本設(shè)計(jì)方法。

1. 減小感性耦合的設(shè)計(jì)方法