基于DDS驅(qū)動PLL結(jié)構(gòu)的寬帶頻率合成器設(shè)計

摘 要：結(jié)合數(shù)字式頻率合成器(DDs)和集成鎖相環(huán)(PLL)各自的優(yōu)點，研制并設(shè)計了以DDS芯片AD9954和集成鎖相芯片ADF4113構(gòu)成的高分辨率、低雜散、寬頻段頻率合成器，并對該頻率合成器進行了分析和仿真，從仿真和測試結(jié)果看，該頻率合成器達到了設(shè)計目標(biāo)。該頻率合成器的輸出頻率范圍為594～999 MHz，頻率步進為5 Hz，相位噪聲為-91 dBc／

DDS的參考信號由晶振產(chǎn)生，其頻率為fref。DDS輸出的信號頻率為fDDS，頻率值由頻率控制字(FTW)控制。鎖相環(huán)(PLL)的參考信號由DDS的輸出信號驅(qū)動。VCO的輸出頻率由PLL芯片的電荷泵(CP)輸出，并通過低通濾波器(LPF)后控制。頻率合成器的輸出信號為VCO的輸出信號。該頻率合成器通過單片機提供控制信號，以改變DDS中FTW和PLL的分頻比。
VCO輸出信號頻率與DDS輸出信號頻率間的關(guān)系為：

而DDS的輸出頻率由頻率控制字K控制，且有：

式中：M是DDS的相位累加器的位數(shù)；fref是DDS的內(nèi)部時鐘。這樣，式(1)可以寫成：

在圖1所示的結(jié)構(gòu)中，由于DDS模塊具有較高的頻率分辨率，所以從式(3)可以看出，理論上輸出信號具有比傳統(tǒng)結(jié)構(gòu)更高的頻率分辨率。設(shè)計中晶振頻率為400 MHz，PLL分頻比為27。由式(3)計算可知，該頻率源可以實現(xiàn)5 Hz的頻率分辨率。其中DDS的輸出頻率為22～37 MHz，所以系統(tǒng)輸出頻率范圍為594～999 MHz，達到了設(shè)計要求。
l.2 電路實現(xiàn)
對于DDS模塊，采用了AD9954芯片產(chǎn)生低頻參考信號。AD9954是ADI公司最新的AgiIeRF合成器，具有32位的頻率控制字。在400 MHz的時鐘頻率下，輸出頻率分辨率可以達到約4．7×10-5Hz，具有14位可編程移相單元。芯片采用了先進的：DDS技術(shù)，內(nèi)部集成14位的高性能DAC。該DAC具備優(yōu)秀的動態(tài)性能，相位噪聲優(yōu)于-120 dBc／