基于CPLD的并口數(shù)據(jù)的采集和存儲(chǔ)

摘 要：提出了一種利用CPLD實(shí)現(xiàn)雷達(dá)并口數(shù)據(jù)的采集和存儲(chǔ)的方案。采用單片CPLD完成了以往需要大量外圍器件來(lái)完成的雷達(dá)并口數(shù)據(jù)收發(fā)及存儲(chǔ)功能，有效地減少了印制板上功能模塊的面積，減少了系統(tǒng)體積，提高了設(shè)計(jì)效率；同時(shí)還利用CPLD中的鎖相環(huán)倍頻系統(tǒng)時(shí)鐘大大提高系統(tǒng)采集速度。實(shí)踐證明，基于CPLD的系統(tǒng)設(shè)計(jì)是靈活、現(xiàn)實(shí)且高效的。
關(guān)鍵詞：CPLD；雙口RAM；數(shù)據(jù)采集；存儲(chǔ)

O 引 言
在雷達(dá)的控制和數(shù)據(jù)采集系統(tǒng)中通常采用并行數(shù)據(jù)總線方式進(jìn)行控制信號(hào)傳輸和數(shù)據(jù)交換。在以往的設(shè)計(jì)中，大量使用中小規(guī)模集成電路及分立元件搭建總線數(shù)據(jù)采集和控制功能模塊，不僅占用較大的印制板面積，而且設(shè)計(jì)工作量大，時(shí)序控制復(fù)雜，采集速度不理想。
將CPLD應(yīng)用到該系統(tǒng)的設(shè)計(jì)中可以有效地解決上述問(wèn)題。CPLD可以實(shí)現(xiàn)許多中小規(guī)模集成電路的功能，因此可以有效地減少印制板上功能模塊的面積，同時(shí)減少系統(tǒng)體積。利用CPLD的在線編程和仿真功能可以模擬系統(tǒng)各類信號(hào)的時(shí)序，大大提高設(shè)計(jì)效率。

l 系統(tǒng)硬件結(jié)構(gòu)
為了實(shí)現(xiàn)高速數(shù)據(jù)處理與數(shù)據(jù)傳送，系統(tǒng)采用CP―CI總線接口形式。該設(shè)計(jì)方案為雷達(dá)系統(tǒng)提供了兩路并行數(shù)據(jù)總線接口。其中一路并口由CPLD控制，將存儲(chǔ)空間中系統(tǒng)已經(jīng)準(zhǔn)備好的數(shù)據(jù)發(fā)送給雷達(dá)；另一路用于接收雷達(dá)傳回的回波信號(hào)，并由CPLD控制放到存儲(chǔ)空間中去。系統(tǒng)設(shè)計(jì)框圖如圖1所示。

1．1 CPCI總線接口
CPCI總線接口兼顧了PCI總線的高速度，同時(shí)丟棄了金手指式互連方式，而改用2 mm密度的針孔連接器，提高了系統(tǒng)的可靠性，增強(qiáng)了負(fù)載能力。在工業(yè)領(lǐng)域已經(jīng)得到廣泛應(yīng)用。
總線接口電路采用PLX公司的高性能接口芯片PCI9054。它采用了先進(jìn)的PLX數(shù)據(jù)管道結(jié)構(gòu)技術(shù)，是32 b，33 MHz的PCI總線控制器。其主要特性如下：
支持主／從兩種訪問(wèn)方式，其峰值傳輸速率可達(dá)133 MB／s；提供了2個(gè)獨(dú)立的可編程DMA控制器，每個(gè)通道均支持塊和分散／集中的DMA方式；局部總線速率高達(dá)50 MHz，局部總線的時(shí)鐘可以由外部提供，且該時(shí)鐘可以與：PCI的時(shí)鐘同步；內(nèi)部有6種可編程的FIFO，以實(shí)現(xiàn)零等待突發(fā)傳輸及局部總線和PCI：總線之間的異步操作。
系統(tǒng)啟動(dòng)的時(shí)候，在系統(tǒng)配置的周期內(nèi)，PCI9054從配置E2PROM中讀人配置信息完成初始化。這里采用NS93CS56完成對(duì)PCI9054的初始化配置。
1．2 可編程邏輯器件
可編程邏輯器件選用ALTERA公司的EPlC3，其型號(hào)為Cyclone系列的產(chǎn)品，具有內(nèi)部邏輯分析功能。在JTAG方式下，通過(guò)下載電纜即可觀察到各個(gè)IO引腳及內(nèi)部各個(gè)寄存器中的數(shù)據(jù)，調(diào)試十分方便。
1．3 存儲(chǔ)器
本系統(tǒng)中采用雙口RAM作為PCI總線和并口數(shù)據(jù)存儲(chǔ)和交換的媒介。考慮到用于并口交換的數(shù)據(jù)量較大，因此選用IDT公司的64K×16 b雙口芯片IDT70V28。做成乒乓方式的存儲(chǔ)結(jié)構(gòu)，以實(shí)現(xiàn)并行操作，節(jié)約處理時(shí)間，保證實(shí)時(shí)處理。

2 系統(tǒng)設(shè)計(jì)及原理
2．1 鎖相環(huán)
在印制板上采用的晶體或晶振的輸出頻率較低，并不能滿足系統(tǒng)需求，為了能夠得到較高的采樣速度，必須有一個(gè)高頻率時(shí)鐘作為系統(tǒng)時(shí)鐘。EPlC3內(nèi)部的鎖相環(huán)功能可以對(duì)輸入時(shí)鐘進(jìn)行倍頻和降頻的處理，還可以根據(jù)需要產(chǎn)生不同的時(shí)鐘相位。倍頻后的時(shí)鐘可以作為CPLD內(nèi)部的系統(tǒng)時(shí)鐘使用，也可以輸出至CPLD外部，作為其他器件的時(shí)鐘輸入。
在本系統(tǒng)中采用一個(gè)20 MHz的晶振作為CPLD的輸入時(shí)鐘，通過(guò)倍頻產(chǎn)生一個(gè)100 MHz的時(shí)鐘作為內(nèi)部的系統(tǒng)時(shí)鐘，同時(shí)產(chǎn)生一個(gè)33 HMz的時(shí)鐘輸出作為PCI9054的局部總線異步時(shí)鐘。
2．2 并口數(shù)據(jù)收發(fā)
雷達(dá)回波包括16位寬度的數(shù)據(jù)和握手信號(hào)，首先需要用CPLD對(duì)握手信號(hào)進(jìn)行接收和處理。接收到的、握手信號(hào)都為下降沿觸發(fā)脈沖。需要注意的是，接收到的握手信號(hào)必須去除毛刺和噪聲產(chǎn)生的干擾，避免系統(tǒng)接收到錯(cuò)誤的數(shù)據(jù)。為了去除毛刺干擾產(chǎn)生的影響，應(yīng)使低電平保持一段時(shí)間，以減少誤觸發(fā)。根據(jù)系統(tǒng)中毛刺和噪聲的周期設(shè)定檢測(cè)門限，例如，當(dāng)握手信號(hào)經(jīng)電纜傳輸至接口板時(shí)，有時(shí)會(huì)在前沿產(chǎn)生一個(gè)15～20 ns的毛刺，因此可以在檢測(cè)到握手信號(hào)的下降沿后接著連續(xù)記錄四個(gè)以上時(shí)鐘周期的低電平信號(hào)，只有當(dāng)這四個(gè)周期的信號(hào)電平全為“0”時(shí)，才確定本次握手有效。并口接收數(shù)據(jù)示意圖如圖2所示。