PWM控制電路基本原理與FPGA
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process(clk,reset)
begin
if(reset=‘1)then
Qs=“00000000”;
elsif clkevent and clk=‘1 then
Qs=Qs+‘1;
end if;
end process;
reset=‘1 when Qs=255 else
‘0;
caolock=‘1 when Qs=0 else
‘0;
Q=Qs;
cao=reset or caolock;
end a_counter;
在原理圖中,延遲模塊必不可少,其功能是對(duì)PWM波形的上升沿進(jìn)行延時(shí),而不影響下降沿,從而確保橋路同側(cè)不會(huì)發(fā)生短路.其模塊的VHDL程序如下:
entity delay is
port(clk: in std_logic;
input: in std_logic_vector(1 downto 0);
output:out std_logic_vector(1 downto 0)
end delay;
architecture a_delay of delay is
signal Q1,Q2,Q3,Q4: std_logic;
begin
process(clk)
begin
if clkevent and clk=‘1 then
Q3=Q2;
Q2=Q1;
Q1=input(1);
end if;
end process;
Q4=not Q3;
output(1)=input(1)and Q3;
output(0)=input(0)and Q4;
end a_delay;
3 結(jié)束語(yǔ)
采用可編程邏輯器件和硬件描述語(yǔ)言,同時(shí)利用其供應(yīng)商提供的開(kāi)發(fā)工具可大大縮短數(shù)字系統(tǒng)的設(shè)計(jì)時(shí)間,節(jié)約新產(chǎn)品的開(kāi)發(fā)成本,另外,還具有設(shè)計(jì)靈活,集成度高,可靠性好,抗干能力強(qiáng)等特點(diǎn).本文設(shè)計(jì)的PWM控制電路用于某光測(cè)設(shè)備的傳動(dòng)裝置時(shí),取得了良好的效果.
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