基于SOPC的低電壓電泳芯片系統(tǒng)平臺(tái)設(shè)計(jì)

　　如圖1所示，在一片CyclonII 2C35 FPGA中，采用SOPC Builder構(gòu)建主從雙CPU架構(gòu)的系統(tǒng)，其中CPU1作主控,負(fù)責(zé)電泳信號(hào)的數(shù)據(jù)采集、處理及任務(wù)分配；CPU2作協(xié)處理，負(fù)責(zé)低電壓電泳芯片進(jìn)樣控制電路、分離電壓控制。主控CPU1采集電泳信號(hào)后，將部分?jǐn)?shù)據(jù)，如是進(jìn)樣還是分離、是否結(jié)束、電壓是否施加到下一電極對(duì)等標(biāo)志發(fā)送給從CPU2處理, 然后由CPU2再控制相應(yīng)地控制電路，最終實(shí)現(xiàn)電極施加電壓位置與待分離組分運(yùn)動(dòng)范圍保持一致。這種結(jié)構(gòu)由于CPU1和CPU2各自控制一部分電路模塊，且主、從CPU交換的數(shù)據(jù)較少，有利于保障整個(gè)系統(tǒng)的高速采集與控制處理。主從CPU之間數(shù)據(jù)交換通過(guò)內(nèi)嵌的雙口RAM來(lái)實(shí)現(xiàn)。若主、從CPU數(shù)據(jù)交換多且頻繁，一般不采用此種主從結(jié)構(gòu)[6-7]，可采用流水線(xiàn)結(jié)構(gòu)，無(wú)論怎樣的架構(gòu)，系統(tǒng)都可在不改變硬件的條件下，通過(guò)軟件更新就可實(shí)現(xiàn)雙CPU架構(gòu)的改變。

　　4 系統(tǒng)軟件的設(shè)計(jì)

　　本系統(tǒng)的軟件設(shè)計(jì)，主要包括：基于SOPC Builder定制的低電壓運(yùn)動(dòng)控制模塊設(shè)計(jì)，基于Avalon流模式電泳信號(hào)采集IP核設(shè)計(jì)，負(fù)壓進(jìn)樣控制模塊設(shè)計(jì)、片上系統(tǒng)集成開(kāi)發(fā)軟件設(shè)計(jì)、片上系統(tǒng)與PC機(jī)之間的通訊設(shè)計(jì)以及上位機(jī)電泳譜分析分析軟件等組成。其中，上位機(jī)開(kāi)發(fā)軟件為C++ Builder。由于篇幅有限，本文僅給出低電壓運(yùn)動(dòng)控制控制流程圖以及毛細(xì)管電泳芯片采集與控制軟件結(jié)構(gòu)圖，分別見(jiàn)圖5，圖6所示。

圖5 低電壓運(yùn)動(dòng)控制流程圖

圖6 毛細(xì)管電泳芯片采集與控制軟件結(jié)構(gòu)圖

　　5 結(jié)　論

　　本文提出了一種基于SOPC的低電壓毛細(xì)管電泳芯片采集與控制的實(shí)現(xiàn)方法。通過(guò)在Altera的CyclonII FPGA中利用SOPC Builder庫(kù)中的NiosII軟核處理器，基本IP核以及自定制IP核，能靈活快速地搭建真正意義上屬于自己的采集與控制SOPC系統(tǒng)，縮短開(kāi)發(fā)周期；通過(guò)內(nèi)嵌于FPGA內(nèi)部的NIOSII軟核處理器,能靈活方便地實(shí)現(xiàn)多處理器并行處理結(jié)構(gòu)，保證系統(tǒng)高速處理；采用單芯片實(shí)現(xiàn)片上系統(tǒng)使系統(tǒng)解決方案更可靠、更廉價(jià)、更簡(jiǎn)潔；通過(guò)定制指令,利用FPGA多個(gè)并行處理單元, 使得在某些方面的處理能力大大超過(guò)硬核處理器，如DSP處理器；該方案由于采用SOPC技術(shù)能通過(guò)軟件的不斷更新實(shí)現(xiàn)系統(tǒng)硬件以及軟件的升級(jí)與換代。

　　本文作者的創(chuàng)新點(diǎn)：將SOPC技術(shù)應(yīng)用于生物芯片的控制與檢測(cè)，在硬件不變的條件下，通過(guò)軟件更新就可對(duì)整個(gè)系統(tǒng)進(jìn)行升級(jí)換代，特別適合生物芯片技術(shù)前期開(kāi)發(fā)以及探索性研究。