基于FPGA的UART模塊的設(shè)計(jì)
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發(fā)送數(shù)據(jù)緩沖器模塊的功能是將要發(fā)送的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)，并且在輸出的串行數(shù)據(jù)流中加入起始位和停止位。緩沖器首先將要發(fā)送的8位數(shù)據(jù)寄存，并在最低位后添加起始位‘O’，在最高位前添加停止位‘1’，組成10位要發(fā)送的數(shù)據(jù)。然后根據(jù) UART內(nèi)核模塊的計(jì)數(shù)值將相應(yīng)的數(shù)據(jù)送入移位寄存器輸入端。
UART內(nèi)核模塊輸出的計(jì)數(shù)值是從0依次計(jì)到9，即先將要發(fā)送數(shù)據(jù)的最低位送入移位寄存器。發(fā)送數(shù)據(jù)緩沖器的仿真波形圖如圖7所示。
由波形圖可知，發(fā)送數(shù)據(jù)緩沖器在復(fù)位后，在輸入的計(jì)數(shù)值si_count為0時(shí)，send_si輸出起始位‘O’。在輸入的計(jì)數(shù)值 si_count為1～8時(shí)，send_si分別輸出send_bus上相應(yīng)的數(shù)據(jù)位。在輸入的計(jì)數(shù)值sl_count為9時(shí)，send_si輸出停止位 ‘1’。
2．6 UART內(nèi)核模塊
UART內(nèi)核模塊是整個(gè)設(shè)計(jì)的核心。在數(shù)據(jù)接收時(shí)，UART內(nèi)核模塊負(fù)責(zé)控制波特率發(fā)生器和移位寄存器，使得移位寄存器在波特率時(shí)鐘的驅(qū)動(dòng)下同步地接收并且保存RS 232接收端口上的數(shù)據(jù)。在數(shù)據(jù)發(fā)送時(shí)，UART內(nèi)核模塊首先根據(jù)待發(fā)送數(shù)據(jù)產(chǎn)生完整的發(fā)送數(shù)據(jù)序列(包括起始位、數(shù)據(jù)位和停止位)，之后控制移位寄存器將序列加載到移位寄存器的內(nèi)部寄存器里，最后再控制波特率發(fā)生器驅(qū)動(dòng)移位寄存器將數(shù)據(jù)串行輸出。UART內(nèi)核模塊的主要功能是控制數(shù)據(jù)接收、數(shù)據(jù)加載和數(shù)據(jù)發(fā)送的過程，這可以用狀態(tài)機(jī)來實(shí)現(xiàn)，其狀態(tài)圖如圖8所示。本文引用地址：http://www.ex-cimer.com/article/192086.htm
(1)數(shù)據(jù)加載過程。數(shù)據(jù)的接收過程可以定義3個(gè)狀態(tài)：空閑“idle”狀態(tài)、接收“receive”和接收完成 “receive_over”。UART內(nèi)核模塊在復(fù)位后進(jìn)入空閑狀態(tài)。如果信號(hào)檢測器檢測到數(shù)據(jù)傳輸，即new_data一‘1’，UART內(nèi)核檢測到此信號(hào)就會(huì)進(jìn)入接收狀態(tài)。在UART進(jìn)入由空閑狀態(tài)轉(zhuǎn)為接收狀態(tài)過程中，需要進(jìn)行一系列的接收預(yù)備操作，包括將子模塊復(fù)位、選擇移位寄存器串行輸人數(shù)據(jù)以及選擇移位寄存器的輸入時(shí)鐘等。進(jìn)入接收狀態(tài)后，波特率發(fā)生器開始工作，其輸出波特率時(shí)鐘驅(qū)動(dòng)移位寄存器同步的存儲(chǔ)RS 232接收端口上的數(shù)據(jù)，并且其提示信號(hào)“indicator”驅(qū)動(dòng)計(jì)數(shù)器進(jìn)行計(jì)數(shù)。當(dāng)所有數(shù)據(jù)接收完成，計(jì)數(shù)器也達(dá)到了其計(jì)數(shù)的上閾，此時(shí) overflow=‘1’，通知UART內(nèi)核進(jìn)入接收狀態(tài)。UART內(nèi)核進(jìn)入接收完成狀態(tài)的同時(shí)，會(huì)檢查奇偶校驗(yàn)的結(jié)果，同時(shí)使得子模塊使能信號(hào)無效，以停止各個(gè)子模塊。
UART內(nèi)核的接收完成狀態(tài)僅保持1個(gè)時(shí)鐘周期，設(shè)置這個(gè)狀態(tài)的作用是借用一個(gè)時(shí)鐘周期復(fù)位信號(hào)檢測器，準(zhǔn)備接收下次數(shù)據(jù)傳輸。
(2)數(shù)據(jù)加載和發(fā)送過程。數(shù)據(jù)加載和發(fā)送的過程都是為發(fā)送數(shù)據(jù)而設(shè)定的，所以將它們放在一起進(jìn)行介紹，可以用4個(gè)狀態(tài)來實(shí)現(xiàn)上述的過程，即空閑、加載、發(fā)送和發(fā)送完成。其中的空閑狀態(tài)是UART內(nèi)核復(fù)位后的空閑狀態(tài)，與上面介紹的數(shù)據(jù)接收過程的空閑狀態(tài)一致。數(shù)據(jù)加載過程在數(shù)據(jù)發(fā)送過程之前進(jìn)行。UART內(nèi)核復(fù)位后進(jìn)入空閑狀態(tài)，當(dāng)探測到發(fā)送控制信號(hào)有效時(shí)，即send=‘1’，便會(huì)進(jìn)入加載狀態(tài)開始數(shù)據(jù)加載。在進(jìn)入加載狀態(tài)的同時(shí)，UART內(nèi)核會(huì)將移位寄存器、計(jì)數(shù)器復(fù)位，并且通過選擇信號(hào)使得移位寄存器的輸入為發(fā)送數(shù)據(jù)緩沖器模塊產(chǎn)生的串行數(shù)據(jù)序列，使得移位寄存器和計(jì)數(shù)器的工作時(shí)鐘為系統(tǒng)時(shí)鐘。進(jìn)入加載狀態(tài)后，在UART內(nèi)核控制下，發(fā)送數(shù)據(jù)緩沖器模塊會(huì)將完整的待發(fā)送序列加載到移位寄存器的數(shù)據(jù)輸入端，發(fā)送的序列是和系統(tǒng)時(shí)鐘同步的，移位寄存器在系統(tǒng)時(shí)鐘的驅(qū)動(dòng)下不斷讀人輸入端數(shù)據(jù)并保存在內(nèi)部寄存器內(nèi)。在移位寄存器加載數(shù)據(jù)的同時(shí)，計(jì)數(shù)器也在時(shí)鐘的驅(qū)動(dòng)下進(jìn)行計(jì)數(shù)，由于都是工作在系統(tǒng)時(shí)鐘下，所以當(dāng)所有數(shù)據(jù)被加載時(shí)，計(jì)數(shù)器也達(dá)到了計(jì)數(shù)的上閾(即串行數(shù)據(jù)的總量)，此時(shí)overflow=‘1’，通知UART內(nèi)核進(jìn)入發(fā)送狀態(tài)。UART內(nèi)核進(jìn)入發(fā)送狀態(tài)的同時(shí)會(huì)改變幾個(gè)選擇信號(hào)，比如將移位寄存器的時(shí)鐘設(shè)為波特率時(shí)鐘，將計(jì)數(shù)器時(shí)鐘設(shè)為波特率的提示信號(hào)，最重要的是將輸出信號(hào)送到RS 232的發(fā)送端口TxD上。發(fā)送的過程和接收類似，移位寄存器在波特率時(shí)鐘的驅(qū)動(dòng)下內(nèi)部寄存器的數(shù)據(jù)串行的發(fā)送出去，同時(shí)計(jì)數(shù)器在波特率發(fā)生器的提示信號(hào)驅(qū)動(dòng)下進(jìn)行計(jì)數(shù)。UART內(nèi)核在計(jì)數(shù)器到達(dá)計(jì)數(shù)上閾后便進(jìn)入發(fā)送完成模式，并且輸出發(fā)送完成信號(hào)。
3 UART頂層模塊的仿真測試
將上述各個(gè)模塊的VHDL代碼生成原理圖符號(hào)，并在原理圖編輯工具中將各個(gè)模塊連接起組成1個(gè)完整的UART模塊。為了驗(yàn)證 UART模塊的正確性，對(duì)UART的發(fā)送過程和接收過程分別進(jìn)行了波形仿真。為便于觀察波形，波特率產(chǎn)生器設(shè)置為4個(gè)系統(tǒng)時(shí)鐘產(chǎn)生一個(gè)完整的波特率時(shí)鐘。圖9是UART模塊接收過程的仿真波形圖。
由仿真波形圖可以看出，接收端RxD上的數(shù)據(jù)序列為0101010101，起始位‘O’后為數(shù)據(jù)位“10101010”，最后一位為停止位 ‘1’。在10個(gè)波特率時(shí)鐘之后，UART發(fā)出1個(gè)接收完成信號(hào)recv一‘1’，并在數(shù)據(jù)輸出端“new_data”將接收的數(shù)據(jù)輸出給后續(xù)數(shù)據(jù)處理模塊。由于發(fā)送數(shù)據(jù)時(shí)首先發(fā)送數(shù)據(jù)的最低位，因此接收的數(shù)據(jù)應(yīng)為“01010101”，將光條放置數(shù)據(jù)輸出端“new_data”的數(shù)據(jù)輸出波形上，可以從數(shù)據(jù)欄看到此時(shí)數(shù)據(jù)輸出端new_data=“01010101”，UART數(shù)據(jù)接收功能完全正確。
圖10為UART發(fā)送過程仿真波形。由圖可以看出，send=‘1’后待發(fā)送數(shù)據(jù)為“01010101”，將待發(fā)送數(shù)據(jù)加上起始位和停止位，并從最低位開始發(fā)送，則發(fā)送端txd上的數(shù)據(jù)序列為“0101010101”，發(fā)送停止位后，發(fā)送結(jié)束信號(hào)send_over=‘1’。圖10 證明UART數(shù)據(jù)發(fā)送功能完全正確。
4 結(jié) 語
介紹了UART在可編程邏輯器件FPGA上的實(shí)現(xiàn)，并通過實(shí)際電路驗(yàn)證了設(shè)計(jì)的功能，使用FPGA不僅可以方便地用串口協(xié)議與PC 機(jī)進(jìn)行串行通信，而且擴(kuò)展了板級(jí)系統(tǒng)的接口功能。應(yīng)用在可編程器件FP―GA內(nèi)部，可以很大程度地減少電路板的使用面積，并提高系統(tǒng)的穩(wěn)定性和可編程性。
評(píng)論