采用FPGA的高速數(shù)據(jù)采集系統(tǒng)

2 高速大容量存儲的實現(xiàn)
2．1 FPGA與高速存儲器接口的實現(xiàn)
高速數(shù)據(jù)采集一般都需要大容量的存儲，從而更能完整的記錄所需要的數(shù)據(jù)，捕捉突發(fā)信號的能力也更強。傳統(tǒng)的數(shù)據(jù)采集由于速度低，容量小，一般都采用SRAM，SRAM的特點是控制相對簡單。但隨著高速數(shù)據(jù)采集的發(fā)展，SRAM無論在速度上還是容量上都越來越無法滿足人們的需要。SDRAM由于具有速度高，存儲容量大，價格便宜等優(yōu)點，越來越多的被應用于高速數(shù)據(jù)采集的場合。SDRAM即同步動態(tài)隨機存儲器。同步指的是時鐘頻率與系統(tǒng)時鐘頻率相同并且內(nèi)部的命令的發(fā)送與傳輸都以它為基準；動態(tài)是指存儲陣列需要不斷的刷新來保證數(shù)據(jù)的不丟失；隨機是指數(shù)據(jù)不是線性依次的存儲，而是指定地址進行數(shù)據(jù)的讀寫。由此可見SDRAM的速度能達到很高，但SDRAM的缺點是控制起來相對麻煩，由于本身設計上的一些特點，它需要不斷刷新，預充電等操作，因此讓使用者感到非常麻煩。
本設計介紹了一種基于ALTERA公司的SOPC系統(tǒng)來實現(xiàn)SDRAM存儲的方法，SOPC的全名是即片上可編程系統(tǒng)，或者說是基于大規(guī)模的FPGA的單片系統(tǒng)。簡單來講，在一片FPGA上，只要資源足夠，用戶可以根據(jù)自己的需要構建自己的CPU或者外設，ALTERA公司給用戶提供了豐富的外設，包括串口，PIO，定時器，F(xiàn)LASH控制器，SDRAM控制器，網(wǎng)絡接口等。這些外設都是ALTERA公司自己用硬件描述語言實現(xiàn)的IP核，性能好，通用性高，用戶只需要打開SOPC這個選項，然后在里邊挑選自己需要的外設就可以。因此，本設計利用SOPC建立一個SDRAM控制器，本設計用的SDRAM是HYNIX公司的HY57V641620，這是一款具有64MBIT容量16位寬的SDRAM，最高工作時鐘可達200M。因為每個廠家的不同型號的SDRAM在參數(shù)上會有相應的差異，因此ALTERA的公司的SDRAM控制器給用戶提供了簡單易行的使用方法，用戶在創(chuàng)建的時候只需要在相應參數(shù)的位置按照自己使用的SDRAM的具體參數(shù)修改即可。比如預充電，刷新周期，潛伏期這些參數(shù)要按照使用的型號進行修改，否則可能會造成數(shù)據(jù)的傳輸錯誤或其他的問題。
為了讓SDRAM控制器以及其他外設的IP核在使用起來更加方便，ALTERA公司又推出了AVALON總線，這種總線是一種相對簡單的總線結構，主要用于連接外設與處理器，與外設一起組成一個控制器，方便外部處理器的使用，協(xié)議簡單，占用邏輯單元少，同步操作，集成度更高，避免了復雜的時序分析問題。
本設計建立了一個SDRAM與AVALON總線的結合體，如圖3所示。右下端是SDRAM的控制引腳，用戶只需要把這些引腳與使用的sDRAM的相應引腳逐個相連即可，中間的部分就是AVALON總線的輸出輸入端，用戶只需要對AVALON端的地址，數(shù)據(jù)線上操作，AVALON總線便會完成對SDRAM的操作，可見使用起來比較方便。WAIT端的信號會告知用戶SDRAM在忙還是空閑狀態(tài)，當WAIT為高的時候，用戶不能對AVA―LON操作，否則操作也是無效，當WAIT為低，用戶才可以。最上邊的CLK信號是這個SDRAM控制器的同步時鐘，這個時鐘需要與SDRAM的輸入時鐘一樣大，而且SDRAM的控制時鐘與這個時鐘最好用FPGA內(nèi)部鎖相環(huán)的2個輸出來控制，本設計用的EP2C5Q208的同一個鎖相環(huán)有C0、Cl、C2三個輸出，C2用于外部管教輸出，本設計把C2連到SDRAM的時鐘輸入端，CO在FPGA內(nèi)部連到此SDRAM控制器的CLK端，因為存儲器想工作的可靠，數(shù)據(jù)準確就需要滿足存儲器的建立時間和保持時間，而無論是FPGA內(nèi)部還是線路板都會對SDRAM的普通引腳和時鐘腳之間的相位產(chǎn)生影響，因此需要對FPGA內(nèi)部進行仿真，線路板仿真，得出他們之間的相差，然后調(diào)節(jié)CO與C2之間在鎖相環(huán)里的相差，從而進行補償，本設計中C2一C0=60°。