基于SRAM的FPGA連線資源的一種可測性設計

這三種結構中，同樣一個方向的一個連接線段可以和其他三個方向的一個線段相連接，只是連接的線段編號不同，不過對應的配置還是一樣的。以上的設計同樣可以應用于這三種開關盒結構。
如果是不規(guī)則的SB結構，可以通過設計需要的測試配置來決定需要增加的觸發(fā)器數目，在測試配置中，盡可能使SB內的狀態(tài)相同的傳輸管多一些。一個基本的原則就是，在一個SB內部所有可以配置成同樣狀態(tài)的開關都可以利用一個觸發(fā)器來進行下載。
如何測試芯片內部增加的電路呢?因為移位鏈有一個輸出端DATA OUT，可以通過此輸出端來驗證移位鏈的正確性。對于傳輸管可以配合開關盒的測試來對其進行測試。如果下載以后功能正確則傳輸管沒有常開故障。下載一定功能電路以后，將TEST CONTROL信號置0狀態(tài)，即將所有的傳輸管斷開，然后下載一個編程數據和之前相反的位流文件，如果功能未改變說明傳輸管沒有常閉故障。

5 結果
以下從三個方面來說明此可測性設計的特點：
1)測試時間比較
首先定義幾個參數，假定芯片的規(guī)模是N×N個邏輯單元，即有N行和N列邏輯單元。
NSB=N2：芯片中開關盒的個數 PS8：一個開關盒內部編程開關的數目
NCLB：芯片中CLB的個數 PCLB：一個CLB內部的編程開關的數目
NCB：芯片中CB的個數 PCB：一個CB內部的編程開關數目
T：編程下載的時鐘周期 Nconfig：測試需要的配置數目
利用傳統的測試方法測試SB互連資源時，需要將測試設計的配置數據下載到芯片中，此配置的編程數據包含了芯片內部所有編程SRAM的編程信息，所以在下載的時候同樣將測試用不到的CLB，CB內部的編程信息也下載進去了，但是這部分的下載對測試SB是沒有用的，所以時間就浪費了。傳統的測試方法需要的時間為：

利用本文提出的可測性設計方法，測試數據僅僅對SB內部的SRAM單元進行配置，而且是并行的，這樣就大大減小了測試SB連線資源配置需要的時間，在設計中可以實現N條移位鏈，利用這種方法測試需要的時間TNEW=6xNxNconfigxT
可以得到節(jié)省的時間的百分比：

在本文設計的FPGA芯片中：各參數值如下所示：

TSAVE／TTRA=99．97%，可以看到節(jié)省的時間是很可觀的。
對于上述芯片的條件，測試時問比較如表1所示。

2)硬件的消耗評估
假設設計中使用的DFF內有30個MOS管，所以在設計中每個SB消耗的MOS管數目為6x30+PSB，而SB中邏輯資源包含的MOS管數目為PSBx6+NBUF，其中PSBx5是SRAM單元含有的MOS管數目，PSB是SB內傳輸管的數目，NBUF是SB Buffer中包含的MOS管數目。而在FPGA芯片中一般SB中邏輯資源占芯片面積的28％，所以硬件消耗的面積百分比：0．28x(6x30+PSB)／(PSBx6+NBUF)。
在本文設計的FPGA芯片中，其中只有一種開關盒。每個開關盒內部Buffer含有的MOS管數目為912個，所以如果在芯片中加入可測性移位鏈所消耗的面積百分比：是0．28x(6x30+216)／(216x6+912)=5．27％，消耗的面積可以接受。
由以上可以看出，文獻方法在測試的過程中需要利用傳統的方法下載測試少數種子配置，需要時問較多，可以看到本文提出的方法遠遠比文獻改進很多，消耗的硬件僅稍有增加。對于文獻采用的方法，需要的測試時問與本文方法可相比較，但它的硬件及內部控制比較復雜，并且測試需要相應的一些外部設備來判斷是否為測試需要的配置。而本文提出的方法則比較簡單，而且測試需要的時間和硬件面積的增加達到了一個比較好的平衡。
3)對芯片的影響
此可測性設計不會對芯片的正常工作產生影響，因為在芯片正常工作的時候，測試電路完全與芯片內部電路分開。所以對于芯片使用者來說不存在性能方面的問題。

6 結論
本文提出在FPGA芯片內插入多條移位寄存器鏈的方法，可使測試開關盒連線資源的時問比傳統的測試方法和已有的一種方法時間上減少了99％以上，大大降低了測試的時間，降低了測試成本，并且消耗的硬件面積比大約在5％左右，在可接受的范圍內。