基于SRAM的FPGA連線資源的一種可測(cè)性設(shè)計(jì)

這三種結(jié)構(gòu)中，同樣一個(gè)方向的一個(gè)連接線段可以和其他三個(gè)方向的一個(gè)線段相連接，只是連接的線段編號(hào)不同，不過對(duì)應(yīng)的配置還是一樣的。以上的設(shè)計(jì)同樣可以應(yīng)用于這三種開關(guān)盒結(jié)構(gòu)。
如果是不規(guī)則的SB結(jié)構(gòu)，可以通過設(shè)計(jì)需要的測(cè)試配置來(lái)決定需要增加的觸發(fā)器數(shù)目，在測(cè)試配置中，盡可能使SB內(nèi)的狀態(tài)相同的傳輸管多一些。一個(gè)基本的原則就是，在一個(gè)SB內(nèi)部所有可以配置成同樣狀態(tài)的開關(guān)都可以利用一個(gè)觸發(fā)器來(lái)進(jìn)行下載。
如何測(cè)試芯片內(nèi)部增加的電路呢?因?yàn)橐莆绘溣幸粋€(gè)輸出端DATA OUT，可以通過此輸出端來(lái)驗(yàn)證移位鏈的正確性。對(duì)于傳輸管可以配合開關(guān)盒的測(cè)試來(lái)對(duì)其進(jìn)行測(cè)試。如果下載以后功能正確則傳輸管沒有常開故障。下載一定功能電路以后，將TEST CONTROL信號(hào)置0狀態(tài)，即將所有的傳輸管斷開，然后下載一個(gè)編程數(shù)據(jù)和之前相反的位流文件，如果功能未改變說(shuō)明傳輸管沒有常閉故障。

5 結(jié)果
以下從三個(gè)方面來(lái)說(shuō)明此可測(cè)性設(shè)計(jì)的特點(diǎn)：
1)測(cè)試時(shí)間比較
首先定義幾個(gè)參數(shù)，假定芯片的規(guī)模是N×N個(gè)邏輯單元，即有N行和N列邏輯單元。
NSB=N2：芯片中開關(guān)盒的個(gè)數(shù) PS8：一個(gè)開關(guān)盒內(nèi)部編程開關(guān)的數(shù)目
NCLB：芯片中CLB的個(gè)數(shù) PCLB：一個(gè)CLB內(nèi)部的編程開關(guān)的數(shù)目
NCB：芯片中CB的個(gè)數(shù) PCB：一個(gè)CB內(nèi)部的編程開關(guān)數(shù)目
T：編程下載的時(shí)鐘周期 Nconfig：測(cè)試需要的配置數(shù)目
利用傳統(tǒng)的測(cè)試方法測(cè)試SB互連資源時(shí)，需要將測(cè)試設(shè)計(jì)的配置數(shù)據(jù)下載到芯片中，此配置的編程數(shù)據(jù)包含了芯片內(nèi)部所有編程SRAM的編程信息，所以在下載的時(shí)候同樣將測(cè)試用不到的CLB，CB內(nèi)部的編程信息也下載進(jìn)去了，但是這部分的下載對(duì)測(cè)試SB是沒有用的，所以時(shí)間就浪費(fèi)了。傳統(tǒng)的測(cè)試方法需要的時(shí)間為：

利用本文提出的可測(cè)性設(shè)計(jì)方法，測(cè)試數(shù)據(jù)僅僅對(duì)SB內(nèi)部的SRAM單元進(jìn)行配置，而且是并行的，這樣就大大減小了測(cè)試SB連線資源配置需要的時(shí)間，在設(shè)計(jì)中可以實(shí)現(xiàn)N條移位鏈，利用這種方法測(cè)試需要的時(shí)間TNEW=6xNxNconfigxT
可以得到節(jié)省的時(shí)間的百分比：

在本文設(shè)計(jì)的FPGA芯片中：各參數(shù)值如下所示：

TSAVE／TTRA=99．97%，可以看到節(jié)省的時(shí)間是很可觀的。
對(duì)于上述芯片的條件，測(cè)試時(shí)問比較如表1所示。

2)硬件的消耗評(píng)估
假設(shè)設(shè)計(jì)中使用的DFF內(nèi)有30個(gè)MOS管，所以在設(shè)計(jì)中每個(gè)SB消耗的MOS管數(shù)目為6x30+PSB，而SB中邏輯資源包含的MOS管數(shù)目為PSBx6+NBUF，其中PSBx5是SRAM單元含有的MOS管數(shù)目，PSB是SB內(nèi)傳輸管的數(shù)目，NBUF是SB Buffer中包含的MOS管數(shù)目。而在FPGA芯片中一般SB中邏輯資源占芯片面積的28％，所以硬件消耗的面積百分比：0．28x(6x30+PSB)／(PSBx6+NBUF)。
在本文設(shè)計(jì)的FPGA芯片中，其中只有一種開關(guān)盒。每個(gè)開關(guān)盒內(nèi)部Buffer含有的MOS管數(shù)目為912個(gè)，所以如果在芯片中加入可測(cè)性移位鏈所消耗的面積百分比：是0．28x(6x30+216)／(216x6+912)=5．27％，消耗的面積可以接受。
由以上可以看出，文獻(xiàn)方法在測(cè)試的過程中需要利用傳統(tǒng)的方法下載測(cè)試少數(shù)種子配置，需要時(shí)問較多，可以看到本文提出的方法遠(yuǎn)遠(yuǎn)比文獻(xiàn)改進(jìn)很多，消耗的硬件僅稍有增加。對(duì)于文獻(xiàn)采用的方法，需要的測(cè)試時(shí)問與本文方法可相比較，但它的硬件及內(nèi)部控制比較復(fù)雜，并且測(cè)試需要相應(yīng)的一些外部設(shè)備來(lái)判斷是否為測(cè)試需要的配置。而本文提出的方法則比較簡(jiǎn)單，而且測(cè)試需要的時(shí)間和硬件面積的增加達(dá)到了一個(gè)比較好的平衡。
3)對(duì)芯片的影響
此可測(cè)性設(shè)計(jì)不會(huì)對(duì)芯片的正常工作產(chǎn)生影響，因?yàn)樵谛酒９ぷ鞯臅r(shí)候，測(cè)試電路完全與芯片內(nèi)部電路分開。所以對(duì)于芯片使用者來(lái)說(shuō)不存在性能方面的問題。

6 結(jié)論
本文提出在FPGA芯片內(nèi)插入多條移位寄存器鏈的方法，可使測(cè)試開關(guān)盒連線資源的時(shí)問比傳統(tǒng)的測(cè)試方法和已有的一種方法時(shí)間上減少了99％以上，大大降低了測(cè)試的時(shí)間，降低了測(cè)試成本，并且消耗的硬件面積比大約在5％左右，在可接受的范圍內(nèi)。