利用Cadence PCB SI分析特性阻抗變化因素

　　(如果想指定差分阻抗的，設(shè)定DiffZ0，調(diào)節(jié)線寬和spacing。)

　　D 參考1 D

　　層結(jié)構(gòu)計算過阻抗之后，可以通過PCB Editor菜單的File >Export >Techfile技術(shù)文件進行保存，再利用。根據(jù)這個，可以通過程序庫管理本公司阻抗設(shè)計的經(jīng)驗技術(shù)。

3.2　在Electrical Constraints中計算阻抗

　　PCB Editor菜單的Setup >Constraint單擊Electrical constraint sets按鈕，選擇DiffPair Valuetab，并且單擊Calculator按鈕。

　　能用上述方法計算差動阻抗時，層結(jié)構(gòu)Layout Cross Section是已經(jīng)設(shè)定，不能修改的。

3.3　在View Trace Model Parameters中計算阻抗

　　SigXplorer菜單的Edit >Add Part，Model Type Filter選擇Interconnect，選擇想使用的傳送線路模型，界面配置。

　　1.以SigXplorer畫面的參數(shù)界面，設(shè)定層構(gòu)成和材料屬性，線寬和線距。

　　2.以SigXplorer畫面的參數(shù)界面，在對象模型的地方進行單擊右鍵，選擇View Trace Parameters。

　　3.在View Trace Model Parameters界面內(nèi)，F(xiàn)ield Solution Results內(nèi)Field solver cutoff frequency設(shè)定10GHz，Matrix設(shè)定Impedance，特性阻抗以矩陣形式被表示。(如果想使之表示差分阻抗的情況， Matrix設(shè)定Diff Impedance。)

　　D 參考2 D

　　如果在范圍內(nèi)設(shè)定了分步或復(fù)數(shù)的價值，View Trace Model Parameters的Parameter Values會以列表的方式列出所有的數(shù)據(jù)。

　　D 參考3 D

　　Field Solution Results欄，能表示以下的結(jié)果。
? Capacitance
? Die. Conductance
? Inductance
? Linear Resistance
? Modal Velocity
? Admittance
? Impedance
? Diff Impedance
? Near-End Coupling
? Modal Delay
　　在Capacitance/ Die. Conductance/ Inductance/ Linear Resistance中，能夠設(shè)定頻率。

4、各參數(shù)和特性阻抗Z0的關(guān)系

　　本項，使用「在3.3 View Trace Model Parameters的阻抗計算」介紹的功能，確認各參數(shù)和特性阻抗Z0的關(guān)系。

4.1　計算單線的特性阻抗Z0

　　Z0和各參數(shù)的關(guān)系如下圖，研究只變化一個參數(shù)的時候，特性阻抗Z0的變化。

　　
4.1.1　用圖表表示在線寬W和讓特性阻抗Z0的關(guān)系

　　線寬W在0.13～0.23mm范圍內(nèi)，以0.01mm間隔變化了11點的時候，特性阻抗Z0的變化。

　　從這個圖表可以看出，線寬W變大，特性阻抗變小。線寬W變大的話，導(dǎo)體與參考面之間的電容C和導(dǎo)體的電感L也變大，不過，對特性阻抗Z0的影響是因為電容C變大。默認的電容C和電感L的價值?！鸽娙軨 =110.2pF, 電感L=286nH」