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基于FPGA的RS編碼器的設(shè)計與實現(xiàn)

作者：時間：2009-03-09 來源：網(wǎng)絡(luò)

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3 RS編碼乘法器的Verilog語言描述
下面以RS(15，9)為例描述有限域的乘法實現(xiàn)思路如下：

根據(jù)上面的式子可以寫出RS(15，9)的6個乘法器。如：與g0相乘的結(jié)果

其余乘法器的描述方法與此類似。完成對乘法域的語言描述，剩下的工作就是對加法器的描述了，由于加法實現(xiàn)比較簡單，這里就不做介紹了。接下來就是控制輸出信息位還是校驗位的開關(guān)都是比較好設(shè)計的。

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關(guān)鍵詞： FPGA RS編碼器

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