利用可編程邏輯實現(xiàn)靈活高效的多媒體信號處理

從非常簡單的消費類音/視頻播放器到在專業(yè)制作環(huán)境中使用的高度復(fù)雜的音視頻捕捉、編輯和回放系統(tǒng)，多媒體設(shè)備或系統(tǒng)的應(yīng)用范圍非常廣泛。人們在實現(xiàn)這類應(yīng)用系統(tǒng)時會使用特殊應(yīng)用標(biāo)準(zhǔn)產(chǎn)品(ASSP)、專用數(shù)字信號處理器(DSP)、RSIC處理器和可編程邏輯等多種類型的技術(shù)。這些技術(shù)有各自的獨特優(yōu)勢和局限性。

可編程邏輯的好處是靈活性高，易于擴(kuò)展，可以采用可重配置技術(shù)進(jìn)行多媒體信號處理。由可編程邏輯構(gòu)成的典型模塊有乘法器、存儲器、協(xié)議接口和時鐘電路(如PLL)。這些模塊具有可擴(kuò)展性，能夠適應(yīng)從簡單到復(fù)雜的各種多媒體處理系統(tǒng)。把繁重的計算工作交給FPGA協(xié)處理器，由一個DSP器件和一個FPGA(而不是多達(dá)8-10個DSP器件)構(gòu)成的FPGA高清方案具有更高的性價比。

視頻和嵌入式DSP模塊

創(chuàng)新的消費類需求，如1080p高清電視、多媒體家庭網(wǎng)關(guān)、高帶寬效率的機頂盒解碼器，一直在推動視頻和圖像處理應(yīng)用快速向前發(fā)展。低成本FPGA(如Cyclone III系列)的優(yōu)點是能以ASIC的價格提供DSP性能、高度靈活性和更快的上市速度。Cyclone III系列中成本最低的是EP3C5器件，它擁有的嵌入式乘法器和邏輯資源足以在HDTV 1080p視頻應(yīng)用中完成實時7x7像素濾波功能。面向更高端產(chǎn)品的Stratix III FPGA中所包含的DSP模塊可以提供600MHz以上性能的18x18乘法器。Stratix III DSP模塊還能以9x9、36x36和新的12x12模式支持可變比特寬度。該DSP模塊可以為每個18x18乘法器提供兩個9x9或一個半12x12乘法器。如圖1所示，級聯(lián)模式可以把一個DSP模塊的輸入傳送到下一級，進(jìn)而實現(xiàn)更為卓越的整體性能。Stratix III FPGA的邏輯和存儲器結(jié)構(gòu)還針對DSP應(yīng)用進(jìn)行了優(yōu)化，可以用MLAB模塊構(gòu)成抽頭延遲線，用ALM(自適應(yīng)邏輯模塊)中的快速3輸入加法器構(gòu)成高效快速的加法器樹。

圖1：采用級聯(lián)模式的Stratix III DSP模塊。

隨著圖像捕捉、顯示器分辯率、高級壓縮技術(shù)和視頻智能方面不斷取得重大進(jìn)展，視頻應(yīng)用所要求的處理帶寬也在不斷增長。而標(biāo)準(zhǔn)的快速變化和更高的分辨率也促使設(shè)計者遠(yuǎn)離現(xiàn)成技術(shù)。用可編程邏輯實現(xiàn)的模塊化可編程視頻和圖像處理方案具有性能高、靈活、升級方便、開發(fā)成本低等優(yōu)點，當(dāng)產(chǎn)品成熟和生產(chǎn)批量攀升時，可編程邏輯還可提供轉(zhuǎn)移到更低成本的途徑。

FPGA內(nèi)部的嵌入式數(shù)字信號處理知識產(chǎn)權(quán)(IP)可以作為單獨的系統(tǒng)方案，也可以與標(biāo)準(zhǔn)的數(shù)字信號處理器一起作為協(xié)處理器使用。與標(biāo)準(zhǔn)的數(shù)字信號處理器相比，F(xiàn)PGA的主要優(yōu)點是內(nèi)建有高水平的并行處理機制，如圖2所示。而專用的RISC處理器無法滿足許多視頻和成像應(yīng)用的所有處理要求。

圖2：DSP和FPGA并行處理方案的對比。

由于可以把繁重的計算任務(wù)交給FPGA協(xié)處理器來完成，F(xiàn)PGA方案改善了性價比，見圖3。例如，同使用多達(dá)8個到10個DSP器件的方案相比，用一個DSP器件和一個FPGA實現(xiàn)的高清方案成本效益更高。ASSP無力支持快速改變和不斷發(fā)展的視頻和成像標(biāo)準(zhǔn)。由于可以方便地通過升級來支持更高的分辨率和最新引入的視頻標(biāo)準(zhǔn)，F(xiàn)PGA可以用作視頻方案的通用平臺。

圖3：DSP與用作協(xié)處理器的FPGA一起使用。

FPGA的可重新編程能力也消除了設(shè)計過時的風(fēng)險。ASIC需要較長的開發(fā)時間，基于ASIC的方案不能像FPGA方案那樣方便高效地進(jìn)行修改。FPGA縮短了上市時間，消除了NRE(非重復(fù)工程)成本，可以通過實時改進(jìn)來支持新興的標(biāo)準(zhǔn)、新的功能要求或?qū)Ω偁幷甙l(fā)布的新功能做出回應(yīng)。

一個常見的設(shè)計挑戰(zhàn)是視頻分配通道受到帶寬限制。如果利用不同的視頻壓縮算法限制數(shù)字域中的可用帶寬，那么在顯示經(jīng)過解碼的數(shù)據(jù)流時將有不同的表現(xiàn)方式。如果提高視頻壓縮器的壓縮比，模塊式CODEC的離散余弦變換將產(chǎn)生馬賽克噪聲或干擾。使用FPGA對視頻數(shù)據(jù)實現(xiàn)預(yù)壓縮和后壓縮可使編碼器更容易實現(xiàn)視頻壓縮，并可進(jìn)一步改進(jìn)圖像質(zhì)量，降低傳輸帶寬要求。對于有線、衛(wèi)星、電信和IPTV廣播業(yè)務(wù)模型來說，由于必須在狹窄的帶寬條件下滿足高質(zhì)量要求，這種功能的意義更為重大。

預(yù)處理可在視頻數(shù)據(jù)進(jìn)入編碼器之前用2D濾波平滑掉一些高頻成分，從而降低馬賽克噪聲。2D FIR濾波器和中值濾波器功能可以利用3x3、5x5或7x7恒定系數(shù)矩陣提供靈活和高效的2D FIR濾波實現(xiàn)方式。