異步FIFO結(jié)構(gòu)及FPGA設(shè)計
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摘要：首先介紹異步FIFO的概念、應(yīng)用及其結(jié)構(gòu)，然后分析實現(xiàn)異步FIFO的難點問題及其解決辦法；在傳統(tǒng)設(shè)計的基礎(chǔ)上提出一種新穎的電路結(jié)構(gòu)并對其進行綜合仿真和FPGA實現(xiàn)。 關(guān)鍵詞：異步電路 FIFO 亞穩(wěn)態(tài) 格雷碼 1 異步FIFO介紹 在現(xiàn)代的集成電路芯片中，隨著設(shè)計規(guī)模的不斷擴大，一個系統(tǒng)中往往含有數(shù)個時鐘。多時鐘域帶來的一個問題就是，如何設(shè)計異步時鐘之間的接口電路。異步FIFO（First In First Out）是解決這個問題一種簡便、快捷的解決方案。使用異步FIFO可以在兩個不同時鐘系統(tǒng)之間快速而方便地傳輸實時數(shù)據(jù)。在網(wǎng)絡(luò)接口、圖像處理等方面，異步FIFO得到了廣泛的應(yīng)用。 異步FIFO是一種先進先出的電路，使用在需要產(chǎn)時數(shù)據(jù)接口的部分，用來存儲、緩沖在兩個異步時鐘之間的數(shù)據(jù)傳輸。在異步電路中，由于時鐘之間周期和相位完全獨立，因而數(shù)據(jù)的丟失概率不為零。如何設(shè)計一個高可靠性、高速的異步FIFO電路便成為一個難點。本文介紹解決這一問題的一種方法。 由圖1可以看出：整個系統(tǒng)分為兩個完全獨立的時鐘域――讀時鐘域和寫時間域；FIFO的存儲介質(zhì)為一塊雙端口RAM，可以同時進行讀寫操作。在寫時鐘域部分，由寫地址產(chǎn)生邏輯產(chǎn)生寫控制信號和寫地址；讀時鐘部分由讀地址產(chǎn)生邏輯產(chǎn)生讀控制信號和讀地址。在空/滿標(biāo)志產(chǎn)生部分，由讀寫地址相互比較產(chǎn)生空/滿標(biāo)志。 2 異步FIFO的設(shè)計難點 設(shè)計異步FIFO有兩個難點：一是如何同步異步信號，使觸發(fā)器不產(chǎn)生亞穩(wěn)態(tài)；二是如何正確地設(shè)計空、滿以及幾乎滿等信號的控制電路。 下面闡述解決問題的具體方法。 2.1 亞穩(wěn)態(tài)問題的解決 在數(shù)字集成電路中，觸發(fā)器要滿足setup/hold的時間要求。當(dāng)一個信號被寄存器鎖存時，如果信號和時鐘之間不滿足這個要求，Q端的值是不確定的，并且在未知的時刻會固定到高電平或低電平。這個過程稱為亞穩(wěn)態(tài)（Metastability）。圖2所示為異步時鐘和亞穩(wěn)態(tài)，圖中clka和clkb為異步時鐘。 雖然亞穩(wěn)態(tài)是不可避免的，但是，下面的設(shè)計改進可以將其發(fā)生的概率降低到一個可以接受的程度。 ①對寫地址/讀地址采用格雷碼。由實踐可知，同步多個異步輸入信號出現(xiàn)亞穩(wěn)態(tài)的概率遠遠大于同步一個異步信號的概率。對多個觸發(fā)器的輸出所組成的寫地址/讀地址可以采用格雷碼。由于格雷碼每次只變化一位，采用格雷碼可以有效地減少亞穩(wěn)態(tài)的產(chǎn)生。 2.2 空/滿標(biāo)志的產(chǎn)生 空/滿標(biāo)志的產(chǎn)生FIFO的核心部分。如何正確設(shè)計此部分的邏輯，直接影響到FIFO的性能。 空/滿標(biāo)志產(chǎn)生的原則是：寫滿不溢出，讀空不多讀。即無論在什么進修，都不應(yīng)出現(xiàn)讀寫地址同時對一個存儲器地址操作的情況。在讀寫地址相等或相差一個或多個地址的時候，滿標(biāo)志應(yīng)該有效，表示此時FIFO已滿，外部電路應(yīng)對FIFO發(fā)數(shù)據(jù)。在滿信號有效時寫數(shù)據(jù)，應(yīng)根據(jù)設(shè)計的要求，或保持、或拋棄重發(fā)。同理，空標(biāo)志的產(chǎn)生也是如此，即： 空標(biāo)志=(|寫地址-讀地址|=預(yù)定值)AND（寫地址超前讀地址） 滿標(biāo)志=（|寫地址-讀地址|=預(yù)定值）AND(讀地址超前寫地址) 圖5是另外一種常用的設(shè)計，比較器只對讀寫地址比較是否相等。在讀寫地址相等的時候有兩種情況：滿或者空。所以，附加了一個并行的區(qū)間判斷邏輯來指示是空還是滿。這個區(qū)間判斷邏輯將整個地址空間分為幾個部分，以指示讀寫地址的相對位置。這種做法提高了整個電路的速度，但是也有其缺點。主要是直接采用讀寫地址等于不等于的比較邏輯來進行空/滿標(biāo)志的判斷，可以帶來誤判。 3 新穎的FIF0空/滿標(biāo)志控制邏輯 3.1 對讀寫地址的分析 由以上對FIFO的分析可以看出，由地址直接相減和將地址相互比較產(chǎn)生空/滿標(biāo)志都不可取。如何簡單地進行直接比較，又不提高邏輯的復(fù)雜程度呢？對地址加延時可以做到這一點。設(shè)讀地址為Rd_bin_addr，用讀地址Rd_addr產(chǎn)生讀地址的格雷碼Rd_next_gray_addr,將Rd_next_gray_addr延一拍得到Rd_gray_addr,再將Rd_gray_addr延一拍得到Rd_last_gray_addr。在絕對時間上，Rd_next_gray_addr、Rd_gray_addr、Rd_last_gray_addr這些地址先后關(guān)系，從大到小排列，并且相差一個地址，如圖6所示。 以空標(biāo)志Empty的產(chǎn)生為例，當(dāng)讀寫格雷碼地址相等或者FIFO內(nèi)還剩下一個深度的字，并且正在不空的情況下執(zhí)行讀操作，這時Emptr標(biāo)志應(yīng)該置為有效（高電平有效）。 即EMPTY=(Rd_gray_addr=Wt_gray_addr)and(Read_enable=1)或EMPTY=(Rd_next_gray_addr=Wt_gray_addr)and(Read_enable=1) 同理可類推滿標(biāo)志的產(chǎn)生邏輯。 3.2 基于延時格雷碼的FIFO標(biāo)志產(chǎn)生邏輯 圖7是使用上述思想設(shè)計的地址產(chǎn)生和標(biāo)志產(chǎn)生的邏輯。首先，在地址產(chǎn)生部分，將產(chǎn)生的格雷碼地址加一級延時，利用其前一級地址與當(dāng)前的讀地址作比較。其次，在空/滿標(biāo)志有效的時候，采用了內(nèi)部保護機制，不使讀/寫地址進一步增加而出現(xiàn)讀寫地址共同對一個存儲單元操作的現(xiàn)象。 3.3 仿真信號波形 利用圖7電路設(shè)計的思想構(gòu)造了一個2568的FIFO，用MODELSIM進行仿真。圖8為系統(tǒng)中主要信號對讀空情況的仿真波形。 由圖8可以看出，由于讀時鐘高于寫時鐘，讀地址逐漸趕上寫地址，其中由AEMPTY信號指示讀地址和寫地址的接近程度。當(dāng)這個信號足夠長而被觸發(fā)器捕捉到時，真正的空信號REMPTY有效。 由圖7可見，該電路最大的瓶頸為二進制到格雷碼和比較器的延時之和。由于這兩個組合邏輯的延時都很小，因此該電路的速度很高。經(jīng)測試，在Xilinx的FPGA中，時鐘頻率可達140MHz。另外，由于將異步的滿信號加了一級鎖存，從而輸出了可靠而穩(wěn)定的標(biāo)志。 在實際工作中，分別用圖4、圖5與圖7中所示的邏輯實現(xiàn)了一個2568的FIFO。綜合工具為SYNPLIFY7.0，由Foundation Series 3.3i布局布線后燒入Xilinx公司的WirtexEV100ECS144。三者的性能指標(biāo)比較見表1。
由表1可知，圖7所示的異步FIFO的電路速度高，面積小，從而降低了功耗，提高了系統(tǒng)的穩(wěn)定性 |
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