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          I2C器件接口IP核的CPLD設(shè)計(jì)

          作者: 時間:2004-12-08 來源:網(wǎng)絡(luò) 收藏

          摘要:根據(jù)單片機(jī)串行擴(kuò)展的特點(diǎn),在EDA軟件MaxplusII的環(huán)境下,利用AHDL語言,建立IP核。此設(shè)計(jì)利用狀態(tài)機(jī)實(shí)現(xiàn),在給出設(shè)計(jì)的同時詳細(xì)說明IP核的建立過程,并下載到芯片通過硬件試驗(yàn)驗(yàn)證。

          關(guān)鍵詞:可編程邏輯 串行擴(kuò)展 IP核

          由于數(shù)字設(shè)計(jì)結(jié)構(gòu)化的趨勢,將出現(xiàn)針對不同層次的IP(Intellectual Property)核。各個IP核可重復(fù)利用,可大大提高設(shè)計(jì)能力和效率。國外各大公司都推出了專門的IP核,我國也迫切需要發(fā)展自己的IP核。本文針對的主方式串行擴(kuò)展通信的特點(diǎn),詳細(xì)給出設(shè)計(jì)過程和結(jié)果。

          1 IP核簡介

            IP核是指:將一些在數(shù)字電路中常用但比較復(fù)雜的功能塊,如FIR濾波器、SDRAM控制器、PCI等等設(shè)計(jì)成可修改參數(shù)的模塊,讓其它用戶可以直接調(diào)用這些模塊,以避免重復(fù)勞動。隨著/FPGA的規(guī)模越來越大,設(shè)計(jì)越來越復(fù)雜,使用IP核是一個發(fā)展趨勢。許多公司推薦使用現(xiàn)成的或經(jīng)過測試的宏功能模塊、IP核,用來增強(qiáng)已有的HDL的設(shè)計(jì)方法。當(dāng)在進(jìn)行復(fù)雜系統(tǒng)設(shè)計(jì)的時侯,這些宏功能模塊、IP核無疑將大大地減少設(shè)計(jì)風(fēng)險及縮短開發(fā)周期。使用這些宏功能模塊、IP核,就會將更多的時間和精力放在改善及提高系統(tǒng)級的產(chǎn)品方面,而不需要重新開發(fā)現(xiàn)成的宏功能模塊、IP核。我國IP核庫的建設(shè)已相當(dāng)迫切,它是集成電路產(chǎn)業(yè)發(fā)展的一個重要目標(biāo)。

          圖1 I2C傳輸原理圖

          2 I2C串行通信特點(diǎn)簡介

            Philips公司推出的I2C軟、硬件協(xié)議十分巧妙,在單主方式的I2C總線系統(tǒng)中,總線上只有一個單片機(jī),其余都是帶I2C總線的外圍。由于總線上只有一個單片機(jī)成為主節(jié)點(diǎn),單片系統(tǒng)永遠(yuǎn)占據(jù)了總線,不會出現(xiàn)競爭,主節(jié)點(diǎn)不必有自己的節(jié)點(diǎn)地址。只要每個外圍有自己的器件地址,兩根I/O口線SCL(時鐘線)和SDA(數(shù)據(jù)線)就可以虛擬I2C總線。I2C總線上的數(shù)據(jù)傳送如圖 1所示。總線上傳送的每一幀數(shù)據(jù)均為1個字節(jié)。啟動總線后,要求每傳送1個字節(jié)后,對方回應(yīng)一個應(yīng)答位。在發(fā)送時,首先發(fā)送最高位。每次傳送開始有起始信號,結(jié)束時有停止信號。在總線傳送完1個字節(jié)后,可以通過對時鐘線的控制,使傳送暫停,這時可在應(yīng)答信號后使SCL變低電平,控制總線暫停。 當(dāng)主節(jié)點(diǎn)要求總線暫停時亦可采用同樣的方法。圖1是CPLD向外圍I2C器件發(fā)送01010011 和01001001這兩個數(shù)據(jù)的情況。

          3 在MaxplusII環(huán)境下I2C串行擴(kuò)展IP核的建立

            MaxplusII是美國Altera公司用于CPLD的EDA軟件,內(nèi)部有許多常用的宏單元,如計(jì)數(shù)器、四則運(yùn)算、各類邏輯門乃至ROM、RAM等。這些宏單元內(nèi)具體的參數(shù)都可以由用戶來自行設(shè)定,這就是上面提到的IP核形式。它避免了重復(fù)勞動,提高了效率。以下將要設(shè)計(jì)的是下位機(jī)的IP核。

            MaxplusII的AHDL(Altera Hard ware Description Language)是Altera公司開發(fā)的完全集成于MaxplusII中的一種模塊化高級語言,特別適合于描述復(fù)雜的組合邏輯、組運(yùn)算、狀態(tài)機(jī)和真值表。本文利用AHDL,直接生成IP核。

            設(shè)計(jì)的最終目標(biāo)是生成如圖 2所示的Symbol。通過輸入數(shù)據(jù)來達(dá)到控制SDA和SCL的目的,將信號按要求的時序傳送給I2C器件。

            設(shè)計(jì)思路是利用狀態(tài)機(jī)實(shí)現(xiàn)時序。主要包括輸入數(shù)據(jù)鎖存、起始、數(shù)據(jù)傳輸、停止等狀態(tài)機(jī)。通過狀態(tài)機(jī),在每一狀態(tài)下確定下一狀態(tài)SDA和SCL是高電平或者低電平,通過這種方式實(shí)現(xiàn)了I2C所需要的每一種時序。由于使用的是AHDL,這種狀態(tài)機(jī)實(shí)現(xiàn)起來非常方便,程序簡潔明了。由于篇幅限制,僅介紹數(shù)據(jù)傳輸?shù)臓顟B(tài)機(jī)。狀態(tài)圖如圖3所示。

            以下程序中,Cmd_reg2為發(fā)送允許暫存位;Sh_reg[]為數(shù)據(jù)鎖存,通過左移,最高位數(shù)據(jù)Sh_reg7為當(dāng)前將發(fā)送數(shù)據(jù),存入SDA_tmp 。通過圖 3對照程序,可以看到發(fā)送一個利用狀態(tài)機(jī)數(shù)據(jù)位的詳細(xì)過程。程序清單如下:

          IF Cmd_reg2 THEN --若"發(fā)送允許",則將Sh_reg7作為當(dāng)前發(fā)送位

          SDA_tmp = Sh_reg7;

          ELSE

          SDA_tmp = VCC;

          END IF;

          St.clk = SysClk;

          St.ena = BaudGen;

          CASE St IS --控制傳輸8位數(shù)據(jù)的狀態(tài)機(jī)

          WHEN t0 =>

          IF Cmd_reg2 OR Cmd_reg3 THEN

          SDA = SDA_tmp; --開始傳送數(shù)據(jù)

          SCL = GND;

          St = t1;

          ELSE

          St = t0;

          END IF;

          WHEN t1 =>

          SCL = VCC;

          SDA = SDA_tmp;

          St = t1a;

          WHEN t1a =>

          SCL = VCC;

          SDA = SDA_tmp;

          St = t2;

          WHEN t2 =>

          Sh_reg[7..1] = Sh_reg[6..0]; --數(shù)據(jù)左移,取高位

          Sh_reg[0] = GND;

          Sh_reg[].ena = EXU;

          SCL = GND;

          SDA = SDA_tmp;

          IF Bit[] == 7 THEN --若8位傳完,則發(fā)應(yīng)答位;否則繼續(xù)

          St = t3;

          ELSE

          St = t0;

          END IF;

          WHEN t3 => --發(fā)應(yīng)答位

          SDA =GND;

          St = t4;

          WHEN t4 =>

          SDA = GND;

          SCL = VCC;

          St = t4a;

          WHEN t4a =>

          SDA = GND;

          SCL = VCC;

          St = t5;

          WHEN t5 =>

          SCL = GND;

          St = t6;

          WHEN t6 =>

          SDA = GND;

          FINISHED = VCC;

          St = t0;

          END CASE;

          Bit[] = Bit[] + 1; DD--傳輸完一位,已傳輸位數(shù)加一

            圖 4為仿真結(jié)果。起始信號給出以后,傳輸2個8位數(shù)據(jù):每個數(shù)據(jù)后跟一個應(yīng)答位,在輸送完第一個數(shù)據(jù)要求的情況下,暫停一段時間,再輸送第二個數(shù)據(jù);2個數(shù)據(jù)輸完以后,主機(jī)發(fā)出停止輸送要求,即給出停止信號。這些信號,在SDA和SCL上完全符合I2C的時序要求。要使總線傳輸速率達(dá)到改進(jìn)后的規(guī)范,即400 kb/s,因?yàn)楦鶕?jù)以上敘述,每發(fā)送1位數(shù)據(jù)需要4個時鐘周期,所以所給的時鐘為1600 kHz。圖4中Execute為執(zhí)行信號,即它為高電平時,輸入數(shù)據(jù)DIN[7..0]有效;EXU為發(fā)送使能信號,只有當(dāng)它為高電平時,方可輸送串行數(shù)據(jù)到外圍器件;Start為開始控制信號,用于發(fā)生起始信號;STOP用于告知總線數(shù)據(jù)傳輸結(jié)束,發(fā)生停止信號。

          圖4 仿真結(jié)果

            仿真以后,通過編程電纜將生成的pof文件用ISP(在系統(tǒng)編程)方式下載到FPGA板EPM7128SLC84-6,I/O口SDA和SCL掛上拉電阻,外接兩片I2C器件SAA1064(LED顯示I2C串入并出芯片)進(jìn)行測試,結(jié)果CPLD利用該I2C的IP核,工作正常,可以按照要求顯示。



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