CPLD 實(shí)現(xiàn)DDS 信號源的設(shè)計(jì)

中文摘要:

利用CPLD 在高速數(shù)據(jù)處理方面的特點(diǎn)設(shè)計(jì)出以VHDL 硬件描述語言為設(shè)計(jì)輸入, 以AL TERA 公司的 EPM 7256 芯片為設(shè)計(jì)載體, 基于DDS 技術(shù)的任意波形信號發(fā)生器。該信號發(fā)生器能同時(shí)輸出兩路信號, 輸出信號的頻率和兩路輸出信號之間的相位差可以步進(jìn)調(diào)整。通過M ax+ P lus ê 開發(fā)軟件的時(shí)序分析表明, 該設(shè)計(jì)具有高精度的頻率和相位調(diào)節(jié)能力, 相位調(diào)整的分辨率為12 位, 頻率調(diào)整的分辨率為32 位。實(shí)測結(jié)果表明, 所討論的方法和研制的系統(tǒng)是可行的、有效的。

英文摘要：

This paper introduces the method of developing DDS signal generator by using the VHDL hardw are DESCRIPTION language as design input and the Altera′s EPM7256 chip as design carrier1Two signals with output frequency and phase difference adjuSTable are generated1The result of time analyzing show s that the signal generator has high accuracy ON frequency and phase1It has ach ieved a phase resolution of 12 b and a frequency resolution of 32 b.The results of experiments have proved that the technique and system in this paper are feasible and effective.

復(fù)雜可編程邏輯(CPLD) 器件具有高的電路集成度和快的數(shù)據(jù)處理速度, 使用他在開發(fā)設(shè)計(jì)應(yīng)用系統(tǒng)時(shí)還可以借助計(jì)算機(jī)的支持實(shí)現(xiàn)電子設(shè)計(jì)自動化(EDA )。上述優(yōu)點(diǎn)使得CPLD 器件非常適合用于需要進(jìn)行高速數(shù)據(jù)處理的應(yīng)用系統(tǒng)之中。

1　DDS 技術(shù)介紹

在現(xiàn)代電子系統(tǒng)中, 經(jīng)常需要產(chǎn)生穩(wěn)定的重復(fù)波形, 例如正弦波或者方波。在許多場合, 還要求產(chǎn)生波形的頻率穩(wěn)定, 并且能夠準(zhǔn)確調(diào)節(jié); 甚至還要求能夠產(chǎn)生多路輸出信號, 并且這些信號之間的相位保持確定的關(guān)系。 DDS (Direct Digital Synthesis, 直接數(shù)字合成) 是一種應(yīng)用數(shù)字技術(shù)產(chǎn)生信號波形的方法?；贒DS 技術(shù)產(chǎn)生信號波形的原理圖如圖1 所示。DDS 技術(shù)建立在采樣定理的基礎(chǔ)上, 他首先對需要產(chǎn)生的信號波形進(jìn)行采樣和量化, 然后存入存儲器作為待產(chǎn)生信號波形的數(shù)據(jù)表。輸出信號波形時(shí), 電路在一個(gè)高穩(wěn)定時(shí)鐘信號的控制下從數(shù)據(jù)表中依次讀出信號波形的數(shù)據(jù), 產(chǎn)生數(shù)字化的信號, 這個(gè)信號再通過DAC 轉(zhuǎn)換成所需的模擬信號波形。低通濾波器用于濾除不需要的采樣頻率分量, 使輸出信號的頻譜純凈。

2　應(yīng)用CPLD 實(shí)現(xiàn)DDS 技術(shù)的硬件結(jié)構(gòu)

DDS 信號源這樣的高速數(shù)據(jù)處理系統(tǒng)除了包括高速 DA 轉(zhuǎn)換器、高速存儲器之外, 還包括實(shí)現(xiàn)相位累加器、產(chǎn)生DA 轉(zhuǎn)換器和存儲器的尋址信號和控制信號以及與單片機(jī)進(jìn)行通信的接口的CPLD 器件。實(shí)現(xiàn)DDS 信號源的硬件結(jié)構(gòu)圖如圖2 所示。應(yīng)用單片機(jī)構(gòu)成信號源的鍵盤和顯示控制電路。信號源的工作頻率和兩路輸出之間相位差的控制信號通過串行同步移位的通信方式從單片機(jī)傳輸?shù)娇删幊踢壿嬈骷?。采用外接存儲器AT28C64 實(shí)現(xiàn)波形數(shù)據(jù)存儲, 以降低對CPLD 容量的要求。DA 轉(zhuǎn)換器采用TLC7528, 他有兩路輸出。在可編程邏輯器件內(nèi)部, 頻率和相位控制信號以頻率控制字和相位控制字的形式進(jìn)行保存。相位控制字僅在進(jìn)行相位調(diào)整時(shí)進(jìn)入相位累加器, 產(chǎn)生兩路輸出信號之間的 相位差; 頻率控制字則在每個(gè)DDS 系統(tǒng)工作周期加入相位累加器一次。由于存儲器AT28C64 具有13 位地址線, 所以截取相位累加器的高13 位為存儲器的地址信號, 同時(shí)產(chǎn)生相應(yīng)的DA 轉(zhuǎn)換器和存儲器的控制信號。

5　同步移位方式串行通信接口的實(shí)現(xiàn)

形成DDS 信號源的CPLD 器件與控制/顯示單元的通信采用同步移位方式串行通信來實(shí)現(xiàn)。在上面程序中, 移位寄存器的寬度為3 個(gè)datawidth 字長, 其中包括DDS 系統(tǒng)的頻率控制字、兩個(gè)相位累加器的起始相位值。采用參數(shù)說明來提高程序使用的靈活性, 字長提高了程序使用的靈活性, 但是浪費(fèi)了CPLD 大量的資源。例如使用EPM7256 芯片, 按照上述方法編程, 可實(shí)現(xiàn)的相位累加器的最大位數(shù)是25 位。當(dāng)pset 刷新信號到來時(shí), 向第一個(gè)相位累加器賦0, 向第二個(gè)相位累加器賦一個(gè)起始相位值。這樣同樣能完成兩路輸出之間的相位調(diào)整, 但是這時(shí)移位寄存器的寬度可以為2 個(gè)datawidth 字長。當(dāng)移位寄存器的寬度為2 個(gè) datawidth 字長, 仍使用EPM7256 芯片, 相位累加器的位數(shù)即可達(dá)到32 位。如果相位調(diào)整字選12 位, 相位累加器的位數(shù)仍為32 位, 則移位寄存器的寬度還可以減20 位, 這時(shí)EPM7256 芯片資源還可以節(jié)省10%。

6　結(jié)　語

本文采用ALTERA 公司的EPM7256 芯片和Max+Plus開發(fā)軟件實(shí)現(xiàn)了DDS 信號源的設(shè)計(jì)與制作。這個(gè)應(yīng)用CPLD 實(shí)現(xiàn)的DDS 信號源具有如下功能和指標(biāo): (1) 可以產(chǎn)生固定頻率的任意波形信號, 在單片機(jī)的控制下也可以產(chǎn)生掃頻信號; (2) 兩路輸出信號之間的相位可以調(diào)整, 相位控制字為12 位; (3) 相位累加器的字長為32 位, 用于尋址波形數(shù)據(jù)存儲器的地址信號為13 位; ( 4) DA 轉(zhuǎn)換器TLC7528 輸出建立時(shí)間為011 Ls,DDS 系統(tǒng)的最大時(shí)鐘頻率為5MHz。由于DA 轉(zhuǎn)換器采用TLC7528, 他的輸出建立時(shí)間為011 Ls。本文設(shè)計(jì)的信號源輸出最大頻率受到DA 轉(zhuǎn)換器輸出建立時(shí)間的限制, 因?yàn)橥饨哟鎯ζ鰽T28C64 的數(shù)據(jù)讀取時(shí)間為15 ns, 可編程邏輯器件EPM7256 的最大時(shí)鐘頻率可達(dá)150MHz。