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          UltraScale架構DDR4 SDRAM接口的秘密

          作者: 時間:2016-10-18 來源:網(wǎng)絡 收藏

          Adrian Cosoroaba和Terry Magee在本月MemCon上給出了關于DDR4 SDRAM接口的詳細展示,該演示應用于賽靈思All Programmable FPGA上。接口設計將DDR SDRAM提升至2400Mbps甚至以上,同時降低接口功耗。為了達到這個目標,賽靈思的工程師們必須將DDR4接口問題放在首位。除了設計將DDR4兼容I/O PHY,他們從頭設計了DDR4 I/O PHY,然后擴展它的性能并支持其他I/O的需求。結果:基本的13位可編程字節(jié)通道,這首先是一個DDR4 PHY。

          本文引用地址:http://www.ex-cimer.com/article/201610/308425.htm

          如果你來自SoC的世界,也許不太明白為什么賽靈思需要選擇這樣做。因為當有成千上萬甚至百萬個邏輯單元和觸發(fā)器、幾兆的塊RAM和數(shù)千個DSP片時,由于物理封裝的限制只有數(shù)百個I/O管腳,所以,I/O管腳是稀缺資源。所以,I/O管腳必須可編程且足夠靈活,可覆蓋任何可能的I/O使用范圍,從DDR4-2400 SDRAM驅動庫到使LED閃爍以及其他更多的事情。這就是賽靈思為何如此做的原因。對于UltraScale架構的FPGA來說,我們首先實現(xiàn)了I/O設計的難點——DDR4 PHY,然后再添加一些簡單的。

          結果非常明顯,I/O字節(jié)通道架構看來如此:

          1.jpg

          FPGA I/O字節(jié)通道架構

          邏輯上下一個問題也許是:“為什么13位?”簡單的答案是,兩個這樣的庫涵蓋26位,這是DDR4 命令和地址行要求的。數(shù)據(jù)行、頻閃和預選要求每個字節(jié)各另外添加11位,這符合新的13位UltraScale I/O庫。. QDR和RL3 DRAM要求12個I/O行(9個數(shù)據(jù)行和2個時鐘),這也符合13位塊結構。任何余下的關鍵都可編程另作他用。

          UltraScale FPGA的52管腳I/O庫封裝4個13位字節(jié)通道以及兩個PLL和一個時鐘模塊,看似如此:

          2.jpg

          一個UltraScale 52管腳IO庫

          兩個PLL允許你將個庫分開,這樣就能在你的設計里為兩個完全不同的目標服務。



          關鍵詞: UltraScale DDR4

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