基于FPGA的視頻圖像處理算法的研究與實(shí)現(xiàn)

摘要 為有效提高視頻監(jiān)控應(yīng)用領(lǐng)域中多屏幕畫面顯示的清晰度、分辨度等問題，提出了一種基于FPGA的實(shí)時(shí)視頻圖像處理算法。文中介紹了系統(tǒng)的整體結(jié)構(gòu)，然后針對FPGA模塊介紹了視頻圖像的緩存及圖像分割，并針對視頻的輸出顯示要求，重點(diǎn)介紹了基于雙線性插值算法的實(shí)現(xiàn)。ModelSim的仿真結(jié)果表明，該算法符合多屏幕顯示系統(tǒng)的要求。

關(guān)鍵詞 視頻監(jiān)控;視頻圖像處理;雙線性插值;FPGA;多屏幕

隨著網(wǎng)絡(luò)信息化的發(fā)展，顯示設(shè)備作為獲取信息的直接手段，有著不可或缺的作用。為滿足用戶對更大屏幕的觀看需要以及使信息顯示更優(yōu)化，大屏幕拼接技術(shù)應(yīng)運(yùn)而生。大屏幕圖像尺寸的增大使在普通顯示器上不易察覺的細(xì)節(jié)暴露無遺，提高了可視化的準(zhǔn)確性。高分辨率圖形圖像數(shù)據(jù)處理和可視化，用于解決基于單一硬件顯示設(shè)備無法可視化的高分辨率圖形圖像。

而拼接控制器是大屏幕系統(tǒng)中的核心顯示控制設(shè)備。拼接控制器的核心是其處理能力和穩(wěn)定性，基于計(jì)算機(jī)體系構(gòu)架的傳統(tǒng)控制器，其性能和穩(wěn)定性完全取決于它所依賴的計(jì)算機(jī)，無論傳統(tǒng)控制器如何改進(jìn)，最多只能算量的積累，難以獲得質(zhì)的提升。采用大規(guī)模FPGA陣列式組合處理構(gòu)架，全嵌入式硬件設(shè)計(jì)的拼接控制器集視頻信號采集、實(shí)時(shí)高分辨率數(shù)字圖像處理、二維高階數(shù)字濾波等高端圖像處理技術(shù)于一身，具有強(qiáng)大的處理能力。

本文正是在這種背景下，設(shè)計(jì)了一種基于FPGA的視頻圖像處理算法，實(shí)現(xiàn)實(shí)時(shí)數(shù)字視頻的分割、插值放大，通過并行處理機(jī)制，保證了視頻的實(shí)時(shí)處理和畫面流暢。

1 系統(tǒng)總體概述

文中將完成一路監(jiān)控?cái)z像頭采集的畫面在2×2的液晶拼接屏上顯示一幅完整大圖的效果。

系統(tǒng)的總體框架圖如圖1所示。由網(wǎng)絡(luò)攝像頭采集到的視頻信號，經(jīng)過DVI接收器后，發(fā)出數(shù)據(jù)及控制信號供給FPGA。通過FPGA主控芯片對輸入的視頻信號進(jìn)行分割、插值放大等處理;視頻輸出模塊將FPGA處理后的數(shù)據(jù)再通過DVI接口輸出到屏幕上。

只要數(shù)據(jù)讀出速度高于寫入速度，就不會使圖像產(chǎn)生突變現(xiàn)象，從而達(dá)到實(shí)時(shí)處理的目的。

2 FPGA模塊的實(shí)現(xiàn)

FPGA內(nèi)部系統(tǒng)對視頻圖像的處理如圖2所示。主要分為幀存儲模塊、分割模塊、插值模塊3部分。

2.1 幀模塊及存儲模塊

DVI接口是將顯卡中經(jīng)過處理的待顯示R、G、B數(shù)字信號與水平同步信號(Hsync，行同步信號)、垂直同步信號(Vsync，場同步信號)進(jìn)行組合，按最小非歸零編碼，將每個(gè)像素點(diǎn)按10 bit(8 bit像素?cái)?shù)據(jù)和2 bit控制信號)的數(shù)字信號進(jìn)行并串轉(zhuǎn)換，把編碼后的R、G、B數(shù)字流與像素時(shí)鐘4組信號按照最小化傳輸差分信號(Transition Minimized Differential Signal，TMDS)方式進(jìn)行傳輸。

FPGA的分時(shí)切換邏輯是依據(jù)輸入視頻流的垂直同步控制信號Vsync發(fā)生由高電平到低電平的轉(zhuǎn)換，以此作為新數(shù)據(jù)幀到來的標(biāo)識，如圖3所示。

當(dāng)FPGA內(nèi)部的信號控制采集信號為0時(shí)，采集系統(tǒng)停止工作，地址發(fā)生器不計(jì)數(shù)。當(dāng)其為1時(shí)，系統(tǒng)處于采集狀態(tài)。首先只有Vsync上升沿到來后，才允許Hsync通過，從而保證采集的圖像為完整的一幀圖像。當(dāng)Vsync上升沿到來后，對所有計(jì)數(shù)器及觸發(fā)器清零。Vsync上升沿后，場消隱延時(shí)用來對Hsync計(jì)數(shù)，場消隱期后，可以采集圖像。行同步計(jì)數(shù)器對Hsync進(jìn)行計(jì)數(shù)。在計(jì)數(shù)的每一行中，當(dāng)Hsync上升沿到來時(shí)，行消隱延時(shí)對其計(jì)數(shù)。行消隱過后，點(diǎn)同步計(jì)數(shù)器開始對其計(jì)數(shù)。當(dāng)行同步計(jì)數(shù)停止計(jì)數(shù)時(shí)，一幀圖像采集完畢，等待下一個(gè)Vsync到來。

數(shù)據(jù)緩沖區(qū)為兩片SDRAM，以一幀圖像為單位進(jìn)行切換控制。采用乒乓存儲機(jī)制完成數(shù)據(jù)的無縫緩沖與處理。乒乓操作可以通過“輸入數(shù)據(jù)選擇控制”和“輸出數(shù)據(jù)選擇控制”按節(jié)拍、相互配合地進(jìn)行來回切換，將經(jīng)過緩沖的數(shù)據(jù)流沒有停頓地送到“后續(xù)處理”模塊。

2.2 分割模塊

由于一個(gè)像素的輸出值只取決于輸入圖像的相應(yīng)像素值，因此，可通過對每個(gè)輸入像素依次進(jìn)行處理這種流水化的處理模式，來實(shí)現(xiàn)對圖像的點(diǎn)操作。由于每個(gè)像素是單獨(dú)處理的，所以點(diǎn)操作很容易并行實(shí)現(xiàn)。因此，可以把圖像分割成若干部分，然后再對每個(gè)部分單獨(dú)進(jìn)行處理。

視頻分割模塊實(shí)現(xiàn)單幀視頻圖像的分割剪裁，得到4路完整格式的子視頻像素流，并控制4個(gè)子視頻的相互時(shí)序關(guān)系，各個(gè)拼接屏幕的像素點(diǎn)的掃描規(guī)律相同，均為逐行掃描形式，并且子視頻像素點(diǎn)顯示同步，即行同步和場同步。

2.3 雙線性插值算法的實(shí)現(xiàn)

實(shí)現(xiàn)圖片處理的插值方法有很多，例如最近鄰插值、雙線性插值、雙三次插值等。最近鄰插值是最簡單的插值方式，但當(dāng)圖像中的像素灰度級有細(xì)微變化時(shí)，該方法會在圖像中產(chǎn)生人工的痕跡。雙三次插值可以得到更平滑的結(jié)果，但在存儲管理更復(fù)雜，并增加了邏輯資源的消耗。因此，選取了雙線性插值方法。

與點(diǎn)操作的圖像分割不同，雙線性插值屬于幾何變換，其輸出的像素通常并不是來自同一個(gè)輸入像素位置。因此需要一些形式的緩存來處理由幾何形狀改變而引起的延遲。

本文采用預(yù)載入緩存的方法來緩沖圖像數(shù)據(jù)，并使用雙端口RAM來實(shí)現(xiàn)行緩沖器的設(shè)計(jì)方案。

采用雙口RAM可在一個(gè)時(shí)鐘周期內(nèi)同時(shí)在每一行上提供兩個(gè)輸入像素，即提供了所有的4個(gè)像素。然后將數(shù)據(jù)輸送到插值計(jì)算模塊。而整幅圖像的存儲將保存在外部的幀緩存中，每個(gè)時(shí)鐘周期只能對其進(jìn)行一次訪問。每個(gè)像素應(yīng)僅從外部存儲器中讀取一次，然后暫存在片上緩存中用于隨后的窗口。將數(shù)據(jù)預(yù)載入緩存，每次訪問時(shí)直接從緩存中讀取像素，如圖4所示。共需計(jì)算兩次：一次用于載人緩存;一次用于執(zhí)行插值。輸入和輸出像素間的映射采用前向映射。

視頻插值模塊實(shí)現(xiàn)對視頻按比例因子進(jìn)行雙線性插值放大處理。雙線性插值算法的基本原理如圖5所示，圖中的下標(biāo)i和f表示各自坐標(biāo)的整數(shù)和小數(shù)部分。雙線性插值是采用可分離的線性插值將4個(gè)最近的像素值組合，如式(1)。

線性插值的結(jié)果與插值的順序無關(guān)。先進(jìn)行y方向的插值，然后進(jìn)行x方向的插值，所得結(jié)果相同。將式(1)進(jìn)行分解，則有

當(dāng)輸入分辨率有所變化而引起縮放因子變化時(shí)，F(xiàn)PGA內(nèi)的數(shù)字邏輯能實(shí)時(shí)計(jì)算出式(2)中的系數(shù)xf和yf。而非僅計(jì)算幾種固定縮放比例，從而提高了算法模塊的利用率。

若以將攝像機(jī)1 024×576分辨率的圖轉(zhuǎn)化為1 366×768的圖為例，則水平縮放因子sc_x和垂直縮放因子sc_y均為0.75。若將水平因子直接帶入編寫程序，則會報(bào)錯(cuò)。采用浮點(diǎn)數(shù)表示法，轉(zhuǎn)換后得到的10位16進(jìn)制數(shù)，計(jì)算出系數(shù)xf和yf均為h300。

在實(shí)際設(shè)計(jì)中，為避免運(yùn)算過于復(fù)雜，把復(fù)雜的運(yùn)算分成幾個(gè)步驟，分別在不同的時(shí)鐘周期完成。插值計(jì)算的邏輯結(jié)構(gòu)模塊如圖6所示。

系統(tǒng)包含3種不同的時(shí)鐘頻率：原像素點(diǎn)頻率clkin、輸出像素點(diǎn)頻率clkout和系統(tǒng)主時(shí)鐘頻率clksys。令系統(tǒng)主時(shí)鐘頻率為4倍的原像素點(diǎn)頻率，則使用Verilog語言及ModelSim SE 10。1 a和Quartus II仿真環(huán)境進(jìn)行編譯，得到雙線性插值計(jì)算模塊的仿真波形如圖7所示。為程序書寫方便，將采集的4個(gè)像素值標(biāo)為a、b、c、d，經(jīng)過插值模塊后的輸出像素值為p。從仿真波形可看出，完成了雙線性插值計(jì)算模塊的實(shí)現(xiàn)。

3 結(jié)束語

針對大屏幕特點(diǎn)，從拼接控制器入手，提出了一種基于FPGA實(shí)現(xiàn)的視頻實(shí)時(shí)處理系統(tǒng)。主要采用雙線性插值法，討論了如何用FPGA實(shí)現(xiàn)，并進(jìn)行邏輯結(jié)構(gòu)的優(yōu)化，提高系統(tǒng)性能，并對雙線性進(jìn)行仿真，驗(yàn)證了算法在拼接顯示系統(tǒng)中的可行性。圍繞拼接控制器這個(gè)應(yīng)用方向，還有更多的問題需要進(jìn)行研究，例如畫面自由疊加與漫游，單屏分割，自動圖像識別重建等。