基于CPLD和LVPECL門電路的脈寬可調(diào)窄脈沖信號發(fā)生器設(shè)計(jì)

超寬帶無線通信技術(shù)是目前無線通信領(lǐng)域先進(jìn)的通信技術(shù)之一，它利用極寬頻帶的超窄脈沖進(jìn)行無線通信，在無載波脈沖體制雷達(dá)中被廣泛應(yīng)用，多年來一直被限定為軍用技術(shù)。近年來，隨著電子技術(shù)的飛速發(fā)展，在無線通信用戶急增，頻譜資源越來越稀缺，通信容量越來越大以及傳輸速率越來越來高的形勢下，人們對超寬帶技術(shù)的認(rèn)識也更加清楚，它逐步轉(zhuǎn)入民用階段，用于實(shí)現(xiàn)高性能、低成本的無線通信系統(tǒng)。在20世紀(jì)60年代，時(shí)域電磁學(xué)研究工作廣泛開展，人們在對微波網(wǎng)絡(luò)由時(shí)域脈沖響應(yīng)所反映的瞬時(shí)特性的研究過程中逐漸發(fā)現(xiàn)了超寬帶技術(shù)。1962年，惠普公司開發(fā)出取樣示波器，納秒級脈沖的產(chǎn)生方法才得以發(fā)展，當(dāng)時(shí)普遍采用雪崩晶體管或隧道二極管產(chǎn)生脈寬為納秒級的脈沖信號，提供可供分析用的沖激激勵信號，這使得人們能夠正確地觀察和測量微波網(wǎng)絡(luò)的沖激響應(yīng)。能產(chǎn)生幾百毫伏窄脈沖的高速器件有隧道二極管和ECL集成電路，能產(chǎn)生幾十伏到幾百伏的高速器件有雪崩晶體三極管、階越恢復(fù)二極管和俘越二極管。但是這些方法設(shè)計(jì)的窄脈沖發(fā)生器脈寬固定，不能調(diào)節(jié)脈寬，給應(yīng)用帶來不便。為滿足不同應(yīng)用場合對脈寬的需要，本文設(shè)計(jì)了基于CPLD和 LCPECL的可調(diào)窄脈沖發(fā)生器，給實(shí)際應(yīng)用帶來了靈活性而且節(jié)約了成本。

1 窄脈沖的技術(shù)要求及產(chǎn)生方案

由于超寬帶技術(shù)廣泛應(yīng)用于雷達(dá)系統(tǒng)，因此其應(yīng)用環(huán)境就決定了窄脈沖的技術(shù)要求。脈沖源性能指標(biāo)的衡量主要是幅度和脈寬這兩個(gè)指標(biāo)，一般要求幅度要大，這樣探測距離才遠(yuǎn);脈寬要窄，這樣分辨率才高。因此，窄脈沖產(chǎn)生電路的性能與所使用器件的速度有很大關(guān)系。

目前，產(chǎn)生超寬帶窄脈沖的方法主要有模擬和數(shù)字兩種方法。模擬的方法主要是采用高速的階躍二極管、隧道二極管、雪崩三級管或者微帶線合成的方法產(chǎn)生納秒級、皮秒級的窄脈沖。但由于受管子雜散的影響而導(dǎo)致脈沖不夠理想，加上微帶電路不好調(diào)試的原因，數(shù)字方法應(yīng)運(yùn)而生。在數(shù)字集成電路中，ECL門電路是速度最快的一種，其優(yōu)點(diǎn)是開關(guān)速度高、負(fù)載能力強(qiáng)、內(nèi)部噪聲低，缺點(diǎn)是噪聲容限小、功耗大、需負(fù)電源以及輸出電平受溫度影響大。由ECL發(fā)展而來的LVPECL門電路克服了ECL的缺點(diǎn)，采用低電壓正電源、差分輸入輸出傳輸?shù)奶攸c(diǎn)，使其在產(chǎn)生窄脈沖電路方面具有很大優(yōu)勢。同時(shí)考慮到適應(yīng)不同應(yīng)用場合對脈沖發(fā)生器脈寬的要求，脈寬可調(diào)是本設(shè)計(jì)的一大亮點(diǎn)。因此，本文采用CPLD和LCPECL門電路器件來設(shè)計(jì)可調(diào)窄脈沖發(fā)生器。

本方案包括LVPECL窄脈沖產(chǎn)生電路和CPLD控制電路兩部分，利用CPLD提供10 MHz的激勵信號和對延時(shí)芯片進(jìn)行寫延時(shí)控制字來產(chǎn)生所需脈寬的窄脈沖信號。系統(tǒng)結(jié)構(gòu)框圖如圖1所示。

2 CPLD+LVPECL 可調(diào)窄脈沖的原理及硬件電路設(shè)計(jì)

2.1 LVPECL 窄脈沖產(chǎn)生電路原理

窄脈沖產(chǎn)生器主要采用LVPECL 延時(shí)芯片和與門芯片實(shí)現(xiàn)，產(chǎn)生原理框圖如圖2 所示。首先把時(shí)鐘信號分成兩路，其中一路不經(jīng)延時(shí)器直接到達(dá)高速比較器，另一路經(jīng)過延時(shí)器和反相器再進(jìn)入高速比較器，經(jīng)過高速比較器后的兩路時(shí)鐘信號進(jìn)入 LVPECL 與門， 輸出的窄脈沖波形如圖3 所示。

2.2 LVPECL窄脈沖硬件電路設(shè)計(jì)

經(jīng)分析比較，LVPECL窄脈沖硬件電路選擇的器件如下：時(shí)鐘分配器起到電平轉(zhuǎn)換和時(shí)鐘分配的作用，采用Maxim公司的MAX9323;可編程延時(shí)器件采用ON Semiconductor公司的MC100EP195;高速比較器選擇ADI公司的ADCMP567;與門選擇ON Semiconductor公司的MC100EP05作為亞納秒脈沖產(chǎn)生器。LVPECL窄脈沖硬件電路通過兩路實(shí)現(xiàn)：一路采用兩片MC100EP195 級聯(lián)產(chǎn)生固定延時(shí);另一路采用兩片MC100EP195級聯(lián)產(chǎn)生20 ns范圍內(nèi)的可編程延時(shí)，即可產(chǎn)生20 ns內(nèi)脈寬可調(diào)的窄脈沖信號。

(1)時(shí)鐘分配及電平轉(zhuǎn)換電路

時(shí)鐘分配及電平轉(zhuǎn)換電路如圖4所示。由于CPLD控制電路產(chǎn)生的10 MHz方波時(shí)鐘信號是LVCMOS電平，本脈沖電路采用LVPECL電平，因此需先將LVCMOS電平轉(zhuǎn)換為LVPECL電平，又由于本電路有兩路信號，因此需進(jìn)行時(shí)鐘分配得到兩路時(shí)鐘。Maxim公司的MAX9323的主要功能和特性為低偏移、低抖動，2個(gè)LVCMOS輸入時(shí)鐘信號中的1個(gè)被分配到4個(gè)差分LVPECL輸出。1個(gè)單邏輯控制信號CLK_SEL選擇2個(gè)輸入中的1個(gè)。器件工作在3.0 V~3.6 V范圍內(nèi)，如果采用3.3 V供電，則最多僅消耗25 mA的供電電流。此電路中，CLK_SEL被設(shè)置為接地，選擇CLK0時(shí)鐘信號輸入，CLK_EN被設(shè)置高電平使能4路差分LVPECL 輸出，本電路中只用到2路。根據(jù)LVPECL電平驅(qū)動要求，其輸出端應(yīng)通過50 Ω上拉電阻拉到VCC-2 V，即拉到1.3 V。此外，為確保電源穩(wěn)定，采用多個(gè)電容旁路對電源去耦。

(2)可編程延時(shí)電路

可編程延時(shí)器是窄脈沖產(chǎn)生電路最為關(guān)鍵的芯片，ON Semiconductor公司的MC100EP195 10 bit可編程延時(shí)線，最小延時(shí)步進(jìn)為10 ps，可產(chǎn)生10 ns范圍內(nèi)的可編程延時(shí)。它采用差分LVPECL輸入輸出，并且LEN具有鎖存D[9：0]10 bit編程數(shù)據(jù)的功能，同時(shí)D[10]、SETMIN、SETMAX、CASCADE、CASCADE可構(gòu)成級聯(lián)系統(tǒng)來擴(kuò)展延時(shí)范圍。本電路中用到兩路信號，第1路兩片級聯(lián)，第1片的SETMIN、SETMAX分別與第2片的CASCADE、CASCADE相連，如圖5(a)所示。D[10]是級聯(lián)信號 CASCADE的控制引腳，當(dāng)D[10]為低電平時(shí)，CASCADE產(chǎn)生低電平，CASCADE產(chǎn)生高電平，使得片1的SETMIN高電平將產(chǎn)生最小延時(shí)，片2的延時(shí)由D[9：0]確定;當(dāng)D[10]為高電平時(shí)，CASCADE產(chǎn)生高電平，CASCADE產(chǎn)生低電平，使得片1的SETMAX高電平將產(chǎn)生最大延時(shí)，片2的延時(shí)由D[9：0]確定，這樣可以將可編程延時(shí)范圍擴(kuò)展到20 ns。但由于芯片本身有2.2 ns的固有傳輸時(shí)延，兩片級聯(lián)即有4.4 ns的固有傳輸時(shí)延。本脈沖發(fā)生器是將兩路時(shí)鐘信號進(jìn)行比較，為了抵消第一路延時(shí)芯片的固有傳輸時(shí)延，另一路采用同樣型號的兩片芯片直接相連，并且將兩片延時(shí)芯片SETMIN都設(shè)置為高電平產(chǎn)生最小延時(shí)，如圖5(b)所示，這樣就能夠抵消芯片產(chǎn)生固有傳輸時(shí)延，使得兩路時(shí)鐘信號的延時(shí)差只受延時(shí)數(shù)據(jù)控制，能夠得到極窄脈沖。根據(jù)LVPECL電平驅(qū)動要求，其輸出端應(yīng)通過50 ?贅上拉電阻拉到VCC-2V，即拉到1.3V。

(3)高速比較及與門電路

高速比較及與門電路主要由高速比較器、LVPECL與門和RC微分電路3部部分組成，如圖6所示。由于時(shí)鐘信號經(jīng)過一段傳輸距離后，信號的邊沿會產(chǎn)生惡化和畸變，為了保證時(shí)鐘信號邊沿的陡峭，高速比較器ADCMP567對經(jīng)過延時(shí)后的兩路時(shí)鐘信號進(jìn)行整形，使得與門的輸出不會有干擾脈沖的出現(xiàn)。ADCMP567是雙通道高速比較器，具有比較模式和鎖存模式兩種工作模式。本電路中的兩個(gè)通道都使用比較模式，使得輸出信號能實(shí)時(shí)反映輸入信號比較的結(jié)果，這通過將LEA和LEB接高電平VCC(3.3 V)，將LEA和LEB接VCC-2.0 V(1.3 V)實(shí)現(xiàn)。將輸出的兩路LVPECL信號送入與門芯片進(jìn)行“與”運(yùn)算即可得到窄脈沖，不同的延時(shí)差能產(chǎn)生不同脈寬的窄脈沖。最后，通過RC微分電路就可以得到一階高斯窄脈沖。不同脈寬的脈沖信號經(jīng)過微分后得到的一階高斯窄脈沖的正脈沖部分和負(fù)脈沖部分在拐點(diǎn)處延時(shí)不同，會導(dǎo)致波形的不連續(xù)性和失真，這與 RC微分電路充放電時(shí)間常數(shù)t有關(guān)，t應(yīng)該滿足和脈沖寬度tw相當(dāng)，這樣就能保證波形的連續(xù)性，減小失真。因此可以采用可調(diào)電容，以滿足不同脈寬的需要，得到波形良好的一階高斯脈沖。

2.3 CPLD控制電路

CPLD控制電路要提供多種功能：為本振PLL模塊提供SPI串行接口;為窄脈沖發(fā)生器提供10 bit并行接口;產(chǎn)生兩路10 MHz的方波信號，一路為窄脈沖發(fā)生器提供激勵信號，另一路為接收端的A/D采樣提供同步時(shí)鐘;提供按鍵控制電路以及與PC串口進(jìn)行串行通信。CPLD芯片采用Altera公司MAX-II系列的EPM240T100C3，該芯片支持ISP編程和JTAG調(diào)試，外圍電路簡單可靠。通過對外部50 MHz有源晶振產(chǎn)生的時(shí)鐘進(jìn)行5分頻，得到10 MHz的方波信號用于激勵窄脈沖。同時(shí)，掃描鍵盤判斷是否有外部按鍵輸入，如果有，則根據(jù)不同的按鍵選擇不同的延時(shí)控制字，將其通過10 bit并行接口送入可編程延時(shí)芯片MC100EP195以產(chǎn)生不同的延時(shí)信號，這樣便能產(chǎn)生不同脈寬的窄脈沖信號。圖7為CPLD控制總體框圖。

3 CPLD+LVPECL可調(diào)窄脈沖的測試

根據(jù)以上方案和電路，制作了圖8所示的可調(diào)窄脈沖發(fā)生器。使用Agilent公司16903A邏輯分析儀測試LVPECL與門電路后的不同延時(shí)的脈沖信號如圖9所示。

從圖10(a)中可以看出，此脈沖波形的峰峰值幅度約為390 mV，脈沖寬帶約為635 ps;從圖10(b)的頻譜圖可知，信號10 dB帶寬約為1.3 GHz，中心頻率為800 MHz左右，頻譜能量最高點(diǎn)對應(yīng)的功率為-43 dBm。為了達(dá)到所需功率，可以接功率放大器進(jìn)行放大滿足發(fā)射功率的需要。

針對用模擬的方法或數(shù)字固定延時(shí)的方法產(chǎn)生超寬帶窄脈沖脈寬不可調(diào)的缺點(diǎn)，本方案采用CPLD對可編程延時(shí)芯片寫延時(shí)控制字來產(chǎn)生不同脈寬的窄脈沖信號。本系統(tǒng)可實(shí)現(xiàn)500 ps~20 ns范圍內(nèi)脈寬可調(diào)、幅度約為400 mV的脈沖信號?；贑PLD+LVPECL門電路的可調(diào)窄脈沖產(chǎn)生器為獨(dú)立系統(tǒng)，能夠滿足不同應(yīng)用場合的需求。