具有高阻抗并行接口和內部基準電阻的TLC5510解析方案

1 TLC5510簡介

TLC5510是美國德州儀器(TI)公司的8位半閃速架構A/D轉換器，采用CMOS工藝，大大減少比較器數(shù)。TLC5510最大可提供20 Ms/s的采樣率，可廣泛應用于高速數(shù)據(jù)轉換、數(shù)字TV、醫(yī)學圖像、視頻會議以及QAM解調器等領域。TLC5510的工作電源為5 V，功耗為100 mW(典型值)。內置采樣保持電路，可簡化外圍電路設計。TLC5510具有高阻抗并行接口和內部基準電阻，模擬輸入范圍為0.6 V～2.6 V。

1.1 引腳功能描述

TLC5510采用24引腳的貼片封裝，其引腳配置如圖1所示。各引腳功能描述如下：

AGND：模擬信號地;

ANGLOG IN：模擬信號輸入端;

CLK：時鐘輸入端;

DGND：數(shù)字信號地;

D1～D8：數(shù)據(jù)輸出端。D1為數(shù)據(jù)低位，D8為數(shù)據(jù)高位;

OE：輸出使能端。OE為低電平時數(shù)據(jù)端有效，否則數(shù)據(jù)端為高阻態(tài);

VDDA：模擬電路工作電壓;

VDDD：數(shù)字電路工作電壓;

REFTS：內部參考電壓。當內部分壓器輸出額定2 V基準電壓時，該端短路至REFT;

REFT：參考電壓(T代表Top為2.6 V);

REFB：參考電壓(B代表Bottom為0.6 V);

REFBS：參考電壓。當內部分壓器產生2 V的額定基準電壓時,該端短路至REFB。

1.2 典型應用電路

TLC5510的基準電源有多種接法，根據(jù)不同場合選擇適當基準電源，利用內部基準源，TLC5510典型應用電路如圖2所示。由于其測量范圍為0.6 V～2.6 V(即：TLC5510在轉換時模擬輸入0.6 V時對應數(shù)字輸出00 000 000，2.6 V對應的數(shù)字輸出11111 111)，因此輸入信號在進入TLC5510之前要對其處理，要使該輸入信號處于量程內，應加入一個1.6 V的直流分量。

2 基于TLC5510的數(shù)據(jù)采集設計

2.1 兩級采樣

TLC5510雖采樣率高，但受干擾嚴重。基于上述特點，將TLC5510運用于寬頻數(shù)字示波器的數(shù)據(jù)采集。為了提高抗干擾能力，專門設計一個有源晶振模塊為TLC5510提供采樣時鐘，但導致采樣率不可調。為了解決這個問題，采用兩級采樣。第一級采樣為控制A/D轉換器對外圍的電信號高速采樣，并將其采樣保存到FPGA內部寄存器，該級采樣率恒定不變，并由硬件設計實現(xiàn);第二級采樣為軟件采樣，即由FPGA采樣控制模塊從寄存器中提取第一級采集結果，該級采樣率是可調的。

2.2 等效采樣

根據(jù)奈奎斯特定律，采樣頻率高于信號頻率的兩倍就可恢復原波形。當采樣頻率等于或小于信號頻率可采用等效采樣，在不同周期獲取不同相位的幅值，根據(jù)相位將幅值連續(xù)排列即可復原波形。

采用內觸發(fā)采樣，即由被測信號的某相位點位為觸發(fā)，然后存儲。其實現(xiàn)過程：每一個完整的采樣需采集256個點，每一個采樣點都是由相同電平觸發(fā)，觸發(fā)后啟動FPGA內部的計數(shù)器，對高頻脈沖記數(shù)，脈沖數(shù)不同，代表相位也不相同。經過256個周期，就可采集256個不同的相位點。

3 基于FPGA的等效采樣

3.1 實現(xiàn)方案

該系統(tǒng)設計采用延遲法來實現(xiàn)等效采樣。如圖3所示，設輸入信號f(t)的周期為T(頻率為f)，若將f(t)的一個周期T以△t等分，在時間t1進行第一次取樣，為了采集到下一個相位點，在時間t2進行第二次采樣，t1～t2可相隔多個信號周期。假設m個，則相鄰兩個采樣脈沖的時間間隔為(mT+△t)。如此類推，以下3個采樣點則分別在t3，t4，t5時刻采樣。在每個觸發(fā)位置延時N△t(N=0，1，2，3…)后存儲采樣，即可合成一個完整波形。這種方法控制方便，通過FPGA完成整個觸發(fā)、延時、采樣和存儲功能，但對觸發(fā)電路和延時電路要求很高。

3.2 硬件電路設計

3.2.1 整形觸發(fā)電路

由于每一次采樣都要由某一事件觸發(fā)，所以該系統(tǒng)設計采用內觸發(fā)，即觸發(fā)源為被采樣信號，并由硬件觸發(fā)電路實現(xiàn)。該電路可把各種波形的周期信號整形為與原信號周期相同的方波信號。

由于采用等效采樣技術，其被測信號頻率較高。假設被采樣信號的最高頻率約為10 MHz，則整形器件選用Maxim公司的電壓比較器MAX912。當輸入信號電壓高于預置的觸發(fā)電平時，輸出高電平;反之輸出低電平。

3.2.2 采樣保持電路

每次采樣是比觸發(fā)時刻延遲N△t的數(shù)據(jù)點，但由于被采樣信號頻率很高，要準確采樣到該點基本無法實現(xiàn)。為此需要引入采樣保持電路。

采樣保持電路的功能：在采樣時刻到來之前，該模塊的輸出電壓隨輸入電壓變化。當?shù)竭_采樣時刻時，輸出電壓保持不變。以供TLC5510采樣。

該采樣保持電路由兩片運算放大器A1，A2和模擬開關A3構成，采樣時通過FPGA控制時鐘使A3的通道S1導通。A1，A2為單位增益的電壓跟隨器，故Uo=Uc=Uo，此時電容充電至Uc。因電壓跟隨器的輸出電阻很小，故電容快速充電。斷開S1，由于Uc無放電通路，其電壓基本不變，故Uo保持不變，即保存采樣結果。

3.3 軟件編程控制

等效采樣的軟件控制實際上是指對采樣時刻的控制和對外同采樣保持電路時序的控制，該控制可以在FPGA內部編程實現(xiàn)，對應的實現(xiàn)模塊如圖6所示，主要由兩部分組成。其一為數(shù)字鎖相環(huán)(PLL)，用于產生頻率足夠高的脈沖信號。由于采樣率與△t有關，因此將原來FPGA自帶的40 MHz時鐘信號送入數(shù)字鎖相環(huán)使之5倍頻，進而提高至200 MHz。其二為控制模塊，采用同步開啟異步復位的編程思想。它有兩個時鐘輸入端：clkce2是被測信號經整形電路后的脈沖信號，該信號為同步信號，也為觸發(fā)源。每次采樣都由該信號觸發(fā)開始計數(shù);clk_200是數(shù)字鎖相環(huán)產生的高頻采樣脈沖，計數(shù)開始后內部計數(shù)器對clk_200計數(shù)，當計數(shù)到m后(即m△t時間)，計數(shù)完畢，馬上控制采樣保持電路進入保持狀態(tài)，然后在經過若干個clk_200時鐘周期后(為了使信號完全進入保持狀態(tài)電平達到穩(wěn)定)，采樣該數(shù)據(jù)點(每一數(shù)據(jù)點代表一個相位的數(shù)據(jù)值)。若每一個采樣周期需要采樣256個點，則最大延時為256△t=256/200=1.28μs，而被測信號為10 MHz，其周期為0.1μs，所以兩采樣點之間至少要間隔13個周期。

4 結束語

采用傳統(tǒng)的實時采樣方法可對頻率低于1 MHz的信號進行采樣，而對于頻率較高的信號，則介紹的基于FPGA的等效采樣技術，能使得TLC5510對高頻信號采樣，TLC5510應用更加廣泛。