基于掃描的DFT對(duì)芯片測(cè)試的影響
加入技術(shù)交流群
基于掃描的DFT方法掃描設(shè)計(jì)的基本原理
時(shí)序電路中時(shí)序元件的輸出不僅由輸入信號(hào)決定，還與其原始狀態(tài)有關(guān)，因此，對(duì)它的故障檢測(cè)比組合電路要困難的多。掃描設(shè)計(jì)就是將時(shí)序電路轉(zhuǎn)化為組合電路，然后使用已經(jīng)很成熟的組合電路測(cè)試生成系統(tǒng)，來(lái)完成測(cè)試設(shè)計(jì)。
掃描設(shè)計(jì)可將電路中的時(shí)序元件替換為相應(yīng)的可掃描的時(shí)序元件（也叫掃描觸發(fā)器），然后把它們串起來(lái)，形成一個(gè)從輸入到輸出的測(cè)試串行移位寄存器（即掃描鏈），以實(shí)現(xiàn)對(duì)時(shí)序元件和組合邏輯的測(cè)試。
如圖1所示，采用掃描設(shè)計(jì)技術(shù)后，通過掃描輸入端，可以把需要的數(shù)據(jù)串行地移位到掃描鏈的相應(yīng)單元中，以串行地控制各個(gè)單元；同時(shí)，也可以通過掃描輸出端串行地觀測(cè)它們。這樣就消除了時(shí)序電路的不可控制性和不可觀測(cè)性，提高了電路的可測(cè)性。需要注意的是，可測(cè)性設(shè)計(jì)的前提是不能改變?cè)荚O(shè)計(jì)的功能。
掃描設(shè)計(jì)的基本流程
掃描設(shè)計(jì)測(cè)試的實(shí)現(xiàn)過程是：
1) 讀入電路網(wǎng)表文件，并實(shí)施設(shè)計(jì)規(guī)則檢查（DRC），確保設(shè)計(jì)符合掃描測(cè)試的設(shè)計(jì)規(guī)則；
2) 將電路中原有的觸發(fā)器或者鎖存器置換為特定類型的掃描觸發(fā)器或者鎖存器（如多路選擇D觸發(fā)器），并且將這些掃描單元鏈接成一個(gè)或多個(gè)掃描鏈，這一過程稱之為測(cè)試綜合；
3) 測(cè)試向量自動(dòng)生成（ATPG）工具根據(jù)插入的掃描電路以及形成的掃描鏈自動(dòng)產(chǎn)生測(cè)試向量；
4) 故障仿真器（Fault Simulator）對(duì)這些測(cè)試向量實(shí)施評(píng)估，并確定故障覆蓋率情況。
DFT對(duì)芯片的影響
DFT是為了簡(jiǎn)化芯片測(cè)試而采用的技術(shù)，對(duì)芯片的功能沒有影響，但不可避免地會(huì)增加邏輯，對(duì)芯片產(chǎn)生一些影響。
對(duì)芯片面積的影響
DFT以增加邏輯來(lái)達(dá)到簡(jiǎn)化測(cè)試的目的，增加的邏輯勢(shì)必會(huì)增加芯片面積。一般，采用DFT會(huì)增加10%"15％的芯片面積。
對(duì)芯片性能的影響
邊界掃描要在每個(gè)輸入輸出端口處插入邊界掃描寄存器（BSC），因此，在正常工作時(shí)，信號(hào)要多通過一個(gè)多路開關(guān)，這就帶來(lái)了額外延時(shí)，降低了芯片原本可以達(dá)到的工作頻率。
對(duì)芯片故障覆蓋率的影響
芯片測(cè)試的要求就是要盡可能地將有故障的芯片檢測(cè)出來(lái)，從而降低芯片的逃逸率（Escape）。DFT的目的在于方便測(cè)試，提高故障覆蓋率，從而降低逃逸率。故障覆蓋率并非越高越好，因?yàn)樘岣吖收细采w率可能會(huì)大大增加測(cè)試成本，所以應(yīng)該在測(cè)試成本與取得的逃逸率之間進(jìn)行折衷。
評(píng)論