基于掃描的DFT對(duì)芯片測(cè)試的影響
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對(duì)芯片上市時(shí)間的影響
產(chǎn)品的上市時(shí)間對(duì)于企業(yè)至關(guān)重要，與芯片測(cè)試相關(guān)的影響上市時(shí)間的因素有：測(cè)試電路的設(shè)計(jì)時(shí)間、測(cè)試準(zhǔn)備（ATPG，Test仿真）及工藝測(cè)試時(shí)間。
在上述因素中，測(cè)試電路設(shè)計(jì)時(shí)間的增加無(wú)疑會(huì)延遲芯片的上市時(shí)間，但DFT設(shè)計(jì)軟件的不斷完善能夠縮短該設(shè)計(jì)時(shí)間。測(cè)試準(zhǔn)備包括測(cè)試向量的編寫和仿真，一個(gè)高效的測(cè)試向量集可以大大縮短工藝測(cè)試時(shí)間。若不采用DFT技術(shù)，就要付出相當(dāng)長(zhǎng)的時(shí)間來(lái)編寫測(cè)試向量集，而且，隨著VLSI的快速發(fā)展，由人工提供測(cè)試向量將越來(lái)越不現(xiàn)實(shí)。如果采用DFT技術(shù)，就可以縮短測(cè)試準(zhǔn)備和工藝測(cè)試時(shí)間。因此，從總體上看，DFT是可以縮短芯片上市時(shí)間的。
兩種測(cè)試方法的比較
本文針對(duì)某一種控制芯片，對(duì)采用DFT和不采用DFT的兩種測(cè)試方法進(jìn)行了比較，以說(shuō)明DFT技術(shù)對(duì)芯片故障覆蓋率及測(cè)試向量集的影響。對(duì)芯片進(jìn)行“結(jié)構(gòu)測(cè)試”時(shí)的測(cè)試激勵(lì)來(lái)源有兩種：一種是直接根據(jù)芯片的功能測(cè)試激勵(lì)得到芯片的生產(chǎn)測(cè)試向量；另一種就是采用DFT技術(shù)，通過(guò)對(duì)設(shè)計(jì)插入掃描鏈，采用ATPG的方法得到測(cè)試向量。
不采用DFT技術(shù)的芯片測(cè)試測(cè)試工具與測(cè)試流程
Cadence公司的Verifault_XL工具可以統(tǒng)計(jì)一個(gè)測(cè)試向量集能測(cè)出多少故障，從而給出該測(cè)試向量集的故障覆蓋率。采用該工具的測(cè)試流程為：
1) 用芯片功能測(cè)試激勵(lì)中的部分激勵(lì)對(duì)芯片的RTL級(jí)代碼進(jìn)行代碼覆蓋率的測(cè)試；
2) 在激勵(lì)中調(diào)用Verifault的系統(tǒng)任務(wù)，實(shí)現(xiàn)故障的管理、注入等工作；
3) 使用Verilog_XL運(yùn)行本組測(cè)試激勵(lì)，得到Verifault統(tǒng)計(jì)結(jié)果；
4) 根據(jù)統(tǒng)計(jì)結(jié)果報(bào)告的故障覆蓋率調(diào)整測(cè)試激勵(lì)，直至達(dá)到滿足要求的故障覆蓋率；
5) 對(duì)達(dá)到要求的測(cè)試激勵(lì)進(jìn)行測(cè)試向量的提取。
需要注意的是流程中第3步，由于受機(jī)器內(nèi)存的限制，Verifault能復(fù)制的設(shè)計(jì)數(shù)量有限，為了驗(yàn)證所有的prime故障，Verifault會(huì)重復(fù)進(jìn)行多遍測(cè)試（pass），這是對(duì)Verifault仿真時(shí)間影響最大的因素。每測(cè)試完一遍，Verifault會(huì)報(bào)告一次統(tǒng)計(jì)結(jié)果。
測(cè)試結(jié)果
本文經(jīng)過(guò)對(duì)測(cè)試激勵(lì)的不斷調(diào)整，最終可達(dá)到的最高故障覆蓋率為81.3%，在時(shí)鐘的下降沿提取測(cè)試向量，得到了超過(guò)88萬(wàn)個(gè)的測(cè)試向量，其位數(shù)為54b。
采用DFT技術(shù)的芯片測(cè)試測(cè)試工具與測(cè)試流程
因?yàn)樵撔酒壿嬍侨皆O(shè)計(jì)，所以采用ATPG+掃描鏈的DFT技術(shù)可以得到高效的測(cè)試向量集和較高的故障覆蓋率。Synopsys公司的DC和TetraMAX工具是完成該可測(cè)性設(shè)計(jì)的最佳選擇。
DC用來(lái)完成掃描鏈的插入，同時(shí)生成TetraMAX需要的約束文件（.spf文件）和插入掃描鏈后的網(wǎng)表文件。TetraMAX是用來(lái)實(shí)現(xiàn)ATPG的工具，需要與DC配合使用。 采用這些工具的測(cè)試流程為：
1) 首先把不符合可測(cè)性設(shè)計(jì)要求的邏輯模塊從邏輯內(nèi)核中分離出來(lái)，保證邏輯內(nèi)核的時(shí)鐘可以直接使用管腳輸入的時(shí)鐘，而非門生時(shí)鐘；
2) 增加test_en端口，以及一些必要的邏輯門；
3) 在綜合后的網(wǎng)表基礎(chǔ)上插入掃描鏈；
4) 使用TetraMAX做ATPG，生成測(cè)試向量；
5) 用得到的測(cè)試向量測(cè)試邏輯內(nèi)核；
在最后一步中，由于TetraMAX生成測(cè)試激勵(lì)的時(shí)候，掃描鏈的數(shù)據(jù)是并行加載的，與實(shí)際情況不同，所以需要重新編寫測(cè)試激勵(lì)對(duì)得到的測(cè)試向量的可靠性進(jìn)行測(cè)試。
測(cè)試結(jié)果
TetraMAX生成的測(cè)試向量共有324個(gè)，其位數(shù)為359b。測(cè)試覆蓋率達(dá)到92.86%。掃描器件的使用以及與DFT相關(guān)的附加邏輯的加入，導(dǎo)致了芯片面積的增長(zhǎng)，據(jù)輸出報(bào)告可知，采用DFT技術(shù)后，芯片面積增加了大約13%。
結(jié)語(yǔ)
通過(guò)兩種測(cè)試方法的對(duì)比，可以看到，不采用DFT技術(shù)，不必增加邏輯，但僅使用功能驗(yàn)證時(shí)的測(cè)試激勵(lì)可能無(wú)法達(dá)到要求的故障覆蓋率，而且測(cè)試深度（生產(chǎn)測(cè)試用向量）也容易超過(guò)測(cè)試機(jī)的存儲(chǔ)量。本文對(duì)該控制芯片進(jìn)行測(cè)試時(shí)，如果不采用DFT技術(shù)，雖然測(cè)試覆蓋率可以達(dá)到80%以上，但測(cè)試向量卻高達(dá)80多萬(wàn)，若以人工的方法修改測(cè)試向量，將大大延長(zhǎng)芯片開發(fā)周期，推遲芯片上市時(shí)間。采用DFT技術(shù)雖然增加了芯片面積，但可以自動(dòng)生成高效簡(jiǎn)潔的測(cè)試向量，且故障覆蓋率能達(dá)到90%以上，極大地提高了芯片的測(cè)試效率，降低了測(cè)試成本。
評(píng)論