摩爾定律唯一規(guī)則：永遠不要說不可能

　　但是，盡管在光刻方面有這些改進，但在許多方面，縮小的極限變得越來越明顯。每個新節(jié)點的布局靈活性都在降低。英特爾能夠在45nm轉(zhuǎn)移到1D圖形，主要是因為CPU不需要與SoC擁有相同的靈活性水平，它的結(jié)構(gòu)更加規(guī)則。對于SoC或ASSP，限制更為明顯。

　　Lam Research首席技術(shù)官Yang Pan,說：“我們認為，使用EUV工藝，二維圖案會變得太困難。首先，EUV仍然有掩模缺陷問題。我們必須修復(fù)這些缺陷，但我們肯定無法一遍又一遍地修復(fù)。其次，如果要為EUV獲得良好的刻線邊緣粗糙度特性，則需要大量能源。目前這是不可能的。所以EUV會走進1D空間。我們此時看不到2D。”

　　圖2：1D vs 2D (來源：Multibeam公司)

　　EUV工藝還存在很多限制。Applied Materials蝕刻業(yè)務(wù)部副總裁兼總經(jīng)理Raman Achutharaman說：“主要的是EUV的解決方案。它沒有解決定位誤差的要求。其二，隨著較長的EUV的推出，甚至EUV也需要多重曝光。對于切割和通孔，可以使用EUV。但是對于線和空間，你只能使用基于空間的方法。”

　　不過，EUV工藝也有一些進展，部分原因是多家公司的大量投資，以及人們認識到EUV即將具備生產(chǎn)價值。直到去年，薄膜也是一個問題。沒有人愿意負責開發(fā)薄膜，所以ASML開發(fā)了自己的薄膜。EUV進入線和空間的生產(chǎn)需要時間，而不僅僅是掩模切割。但是，這些方面現(xiàn)在得到了充分的進步，EUV技術(shù)也將會獲得一些動力。

　　這一切何時會發(fā)生取決于許多因素。但從純光刻的觀點來看，ASML表示，EUV一直到1.5nm都有一條清晰的路徑，通過更高的數(shù)值孔徑技術(shù)和變形透鏡，可以將激光延伸到更大的表面上，就像一臺用于顯示寬屏電影的老式CinemaScope投影機。

　　ASML高級首席架構(gòu)師Jan van Schoot表示：“在芯片方面，挑戰(zhàn)基本上是刻線邊緣粗糙度和光子發(fā)射噪聲。我們必須努力在晶圓上獲得足夠的能量。本質(zhì)上，應(yīng)對光子發(fā)射噪聲有兩種方法。你可以用暴力方式，應(yīng)用更多的光子得到更好的統(tǒng)計數(shù)據(jù)。還可以嘗試提高應(yīng)用于芯片的圖像對比度，這是更優(yōu)雅的方法。”

　　其他后端的變化

　　EUV顯著減少了構(gòu)建芯片所需的掩模層的數(shù)量，加快了制作硅片的時間。業(yè)內(nèi)人士表示，現(xiàn)在需要大概60到90天的時間才能從代工廠獲得芯片，這比先前的節(jié)點多花了大概45到60天。利用EUV減少掩模數(shù)量會有效解決這一問題。

　　但減少掩模只是一個因素。正如越來越多的設(shè)計規(guī)則所證明的那樣，工藝變化仍然是一個主要問題。Cadence產(chǎn)品管理總監(jiān)Christen Decoin說：“設(shè)計規(guī)則越來越多，完成設(shè)計規(guī)則所需的操作數(shù)量呈指數(shù)級別增長。DRC檢驗無法再通宵運行了，這總共需要四天時間。如果使用EUV，著色規(guī)則較少，但是實現(xiàn)它尚需時日，我們?nèi)匀恍枰p重曝光，雖然復(fù)雜度不會像7nm時那么糟糕。”

　　每個新節(jié)點的工藝過程都會增加。規(guī)格從不體現(xiàn)為確切的數(shù)字，所以一個掩模與另一個不同。雖然這通常在設(shè)計工具中處理，但該方法是增加時間裕度。我們需要在低產(chǎn)出和高性能之間權(quán)衡。 這是FD-SOI并未廣泛宣傳的賣點之一，部分原因在于提供FD-SOI的代工廠必須與先進的節(jié)點技術(shù)共舞。

　　FD-SOI只是其中的一個選擇。縮小正變得越來越困難，而且它也變得越來越貴。因此，一些芯片制造商正在考慮擴展技術(shù)投資的一些替代方案。所以有些廠商回避了10nm，直接跳躍到7nm。而在7nm處，他們可以遷移到5nm，或使用不同的架構(gòu)繼續(xù)保持在7nm。

　　ASM國際首席技術(shù)官Ivo Raaijmakers說：“還有很多方法可以用于器件的架構(gòu)。您可以用5nm的納米線改變柵極長度。但是對于晶圓廠而言則會越來越昂貴，研發(fā)費用越來越高，而需要的其他技術(shù)也越來越多。”

　　Raaijmakers表示，現(xiàn)在的權(quán)衡是，在現(xiàn)有節(jié)點上更進一步，或直接跳到未來的節(jié)點，或是讓下一個節(jié)點擁有足夠多次的迭代。“對于密度的巨大挑戰(zhàn)就像控制諸如寄生電容和電阻這類寄生效應(yīng)。”

　　封裝：摩爾定律的一部分

　　封裝并沒有被忽視，這就是為什么近日在封裝方面有很多活動的原因。先進封裝增加了一種全新看待的摩爾定律視角。相比于存儲器、處理器、I/O這些需要在同一工藝節(jié)點處共同開發(fā)的元素，封裝允許不同節(jié)點上的各個部件的混合。

　　這為芯片制造商開辟了新的自由度。在過去，我們很擔心多大的封裝適合一片硅片。這導(dǎo)致了一大堆問題，主要涉及生產(chǎn)能力和熱量。電阻和電容對于信號通過越來越細的導(dǎo)線傳播速度的影響。電阻也產(chǎn)生熱量，這可能導(dǎo)致信號完整性問題、電遷移，并且可能導(dǎo)致質(zhì)量隨時間的退化。 此外，片上資源存在線路擁塞和競爭。而在45nm以下，模擬IP不再縮小，這就是為什么模擬IP廠商在其產(chǎn)品中增加了更多的數(shù)字電路。

　　扇出型(fan-out)、系統(tǒng)級封裝，以及2.5D配置徹底改變了這個等式。簡化這些工藝的流程正在開發(fā)，但過去幾年來，人們對于這一方法的興趣也在迅速上升，特別是在過去12個月中，蘋果公司在iPhone 7處理器采用了臺積電的整合扇出(InFO)，以及來自思科和華為等公司的高端2.5D網(wǎng)絡(luò)芯片。

　　臺積電的InFO使用扇出晶圓級封裝，它大致位于2.5D與有機襯底系統(tǒng)級封裝之間，所有這些都可以利用最先進的邏輯工藝節(jié)點，結(jié)合其他芯片或在較舊節(jié)點處開發(fā)的IP。

　　這里的關(guān)鍵是如何將芯片放在一起進行電氣連接。STATS ChipPAC產(chǎn)品技術(shù)營銷總監(jiān)Seung Wook (S.W.) Yoon表示，一種新方法是使用層間電介質(zhì)而不是凸塊來連接裸片。“這比倒裝芯片更可靠，而且沒有凸塊或管腳。”

　　我們還有更多的封裝方式，對于IP供應(yīng)商來說，這有巨大的好處，因為它們?nèi)匀豢梢凿N售用于最先進的芯片的老式節(jié)點開發(fā)的技術(shù)。對于模擬IP而言，IP供應(yīng)商可以節(jié)約海量時間和開發(fā)成本。但它也為芯片制造商提供了降低成本的更多選擇，因為它們不必將一切都縮小到同一個芯片上。這導(dǎo)致了半導(dǎo)體行業(yè)更多的合作和興趣。

　　eSilicon營銷副總裁Mike Gianfagna說：“這不再是瘋狂的事情。幾周前，我們剛剛完成了2.5D設(shè)計，使用了HBM(高帶寬內(nèi)存)和一個將在今年晚些時候投產(chǎn)的大型ASIC。這不僅僅針對ASSP供應(yīng)商，他們擁有一個絕對的市場，而且成本沒有對象。它正在轉(zhuǎn)向ASIC，這意味著整個生態(tài)系統(tǒng)——包括客戶，ASIC供應(yīng)商，晶圓廠商，IP供應(yīng)商都在為之努力。我們需要團隊合作才能使新設(shè)計誕生。幾年前，沒有辦法可以奏效。這是一個秘密社區(qū)。但是現(xiàn)在每個人都在談?wù)摗?rdquo;

　　結(jié)論

　　把這一切都帶回摩爾定律是否有意義，我們不得而知。原來的研究是相當直截了當?shù)?，但它已?jīng)被重新詮釋了很多次，現(xiàn)在很難說什么是摩爾定律，什么不是摩爾定律。正如Synopsys董事長兼聯(lián)合首席執(zhí)行官Aart de Geus所說：“如果你認為摩爾定律完全是經(jīng)濟學(xué)觀點的話，那么就將面臨巨大壓力。但從技術(shù)的角度來看，還有很多地方可以去努力。八年前的爭論是，finFET不會出現(xiàn)，因為它是垂直的、非常脆弱的結(jié)構(gòu)，在經(jīng)濟上沒有任何意義……摩爾定律的唯一規(guī)則是：永遠不要說不可能。”