繼續(xù)縮小or改變封裝 誰是芯片未來的“康莊大道”？

　　隨著在單個(gè)die上集成各式各樣的功能模塊(部件)的成本持續(xù)上升，先進(jìn)封裝正迅速成為芯片制造商的主流選擇。

　　盡管圍繞這一轉(zhuǎn)變已經(jīng)有好幾年的討論，但實(shí)際情況是，它經(jīng)歷了半個(gè)多世紀(jì)才得以實(shí)現(xiàn)。上世紀(jì)60年代，先進(jìn)封裝始于IBM的倒裝芯片，而在20世紀(jì)90年代，隨著多芯片模組的出現(xiàn)，先進(jìn)封裝技術(shù)又得到了進(jìn)一步提升，特別是在mil/aero市場(chǎng)。盡管如此，先進(jìn)封裝此前從未成為商業(yè)芯片制造商的首選，因?yàn)樵诠桀I(lǐng)域，縮小特征尺寸的成本更低，針對(duì)等比例縮小的工具和IP生態(tài)系統(tǒng)已經(jīng)很好地建立起來，并且從設(shè)計(jì)到盈利的時(shí)間(time-to-profitability)也更明確。

　　隨著finFETs和double patterning的引入，16/14nm節(jié)點(diǎn)處的經(jīng)濟(jì)發(fā)生顯著變化。在更新的節(jié)點(diǎn)上，設(shè)計(jì)和制造成本將不斷增加。特征尺寸的縮小在5nm節(jié)點(diǎn)的過孔甚至和互連將需要新材料，5nm或3nm節(jié)點(diǎn)上需要新型晶體管結(jié)構(gòu)(目前來看，最可能的是全柵FET)。此外需要高數(shù)值孔徑的EUV，以及新的刻蝕、沉積和檢測(cè)設(shè)備?？偠灾?，這些步驟增加了在先進(jìn)工藝流程中開發(fā)和制造芯片的成本，能夠用足夠的體量來對(duì)沖這劇增成本的市場(chǎng)機(jī)會(huì)變得越來越少。

　　盡管EUV技術(shù)的持續(xù)延遲迫使設(shè)計(jì)團(tuán)隊(duì)采用metal1和metal2的多重曝光，但上述的那些因素對(duì)于半導(dǎo)體行業(yè)來說并不意外。然而，行業(yè)需要時(shí)間來開發(fā)可行的替代方案，并證明和改進(jìn)方案。EDA供應(yīng)商正在提供設(shè)計(jì)工具和完整的流程，支持選擇各種封裝技術(shù)構(gòu)建芯片，并且在高可見性市場(chǎng)(高知名度市場(chǎng))中生產(chǎn)足夠的先進(jìn)封裝芯片，以證明該方案是可行的，比如蘋果、AMD、華為、思科、IBM和賽靈思(Xilinx)等供應(yīng)商，以及3D NAND、高帶寬內(nèi)存(HBM)和混合內(nèi)存立方體(Hybrid Memory Cube)等技術(shù)。

　　另外，在全球最大的IDM公司中，英特爾和三星現(xiàn)已提供低成本的專有橋接技術(shù)及代工服務(wù)。除了2.5D和3D封裝技術(shù)之外，所有主要的OSAT都提供一個(gè)或多個(gè)版本的扇出型晶圓級(jí)封裝(fan-out wafer-level packaging，fan-out WLP)技術(shù)。先進(jìn)封裝各個(gè)領(lǐng)域的增長(zhǎng)反映了這一現(xiàn)狀。

　　圖 1：不同平臺(tái)的先進(jìn)封裝營(yíng)收(縱坐標(biāo)單位為十億美元)。資料來源：Yole Developpement研究機(jī)構(gòu)于2017年5月發(fā)布的2017年先進(jìn)封裝行業(yè)報(bào)告

　　自動(dòng)化工具的設(shè)計(jì)

　　先進(jìn)封裝市場(chǎng)增長(zhǎng)的跡象之一是設(shè)計(jì)自動(dòng)化工具的發(fā)展。在三大EDA供應(yīng)商中，Cadence是率先提供封裝工具和解決方案。早在上個(gè)世紀(jì)九十年代，Cadence就進(jìn)入了這一市場(chǎng)，自2000年以來，它一直基于模擬芯片設(shè)計(jì)并不能簡(jiǎn)單套用等比例縮小原理的事實(shí)而從事相關(guān)的工具開發(fā)。而這一遠(yuǎn)見花了近15年的時(shí)間，終于成為市場(chǎng)主流，其他EDA供應(yīng)商也發(fā)現(xiàn)了封裝領(lǐng)域是一個(gè)值得投入研發(fā)的機(jī)會(huì)。

　　本月初，被西門子收購(gòu)的Mentor推出了用于先進(jìn)封裝的流程和新工具。該公司的高級(jí)IC封裝解決方案部門——Board Systems Division的產(chǎn)品營(yíng)銷經(jīng)理Keith Felton說：“這個(gè)工藝現(xiàn)在類似于硅工藝。我們預(yù)計(jì)將推出多個(gè)設(shè)計(jì)套件。因此，您將看到兩個(gè)用于fan-out晶圓級(jí)封裝的套件，每個(gè)封裝都有細(xì)微變化，同時(shí)還將推出堆疊die，基板上晶圓上芯片(chip on wafer on substrate，CoWoS)，高引腳數(shù)倒裝芯片和系統(tǒng)級(jí)芯片封裝(system-in-package，SiP)等多種封裝技術(shù)”。

　　Felton表示，上述設(shè)計(jì)套件將與其他工具一起使用，包括DFMtools和PCB分析和驗(yàn)證工具。

　　ANSYS總經(jīng)理兼副總裁John Lee表示：“這些都是基于物理的仿真。這不僅僅是關(guān)于半導(dǎo)體的問題，還是熱分析和機(jī)械模擬。以臺(tái)積電的InFO技術(shù)硅片的晶圓級(jí)封裝為例，由于明顯的物理效應(yīng)，需要進(jìn)行同步熱學(xué)分析。這可能發(fā)生在7nm、10nm、16nm甚至更早的工藝節(jié)點(diǎn)。但散發(fā)熱量的元件將影響系統(tǒng)的可靠性。所以如果你考慮的是電遷移而不是熱效應(yīng)，那你的分析可能會(huì)偏悲觀;然而如果所以，如果你談?wù)摰氖请娺w移而不是熱量，那么你可能對(duì)世界有一個(gè)悲觀的看法。如果你的觀點(diǎn)不是悲觀的，那將會(huì)很危險(xiǎn)的”。

　　Synopsys公司董事長(zhǎng)兼聯(lián)合首席執(zhí)行官Aart de Geus表示，真正的關(guān)鍵在于將整個(gè)系統(tǒng)可視化，并構(gòu)建跨封裝方案的組件和工具?！耙虼?，在IP解決方案上，你必須對(duì)其進(jìn)行描述使之在任何情況下都有效。整體仿真是對(duì)由各種形式的多個(gè)芯片組成的系統(tǒng)進(jìn)行仿真，當(dāng)然也包括軟件仿真。對(duì)設(shè)計(jì)人員來說，建立模型和原型的能力至關(guān)重要。包括針對(duì)數(shù)字和混合信號(hào)相關(guān)的設(shè)計(jì)”。

　　de Geus指出，它(代指上面的系統(tǒng)可視化?跨封裝方案的組件和工具?整體仿真?還是建立模型?我沒找到相關(guān)資料，前后文又聯(lián)系不起來，沒法準(zhǔn)確翻譯)該解決方案還包括硬件模擬(emulation)和軟件原型，“不管是在封裝內(nèi)部還是在7nm SoC上，你需要能夠在這些虛擬的硬件上運(yùn)行軟件”。

　　但這些應(yīng)用于先進(jìn)封裝的工具，在預(yù)測(cè)的準(zhǔn)確性上都還有很長(zhǎng)一段路需要繼續(xù)探索。

　　“EDA設(shè)計(jì)工具將給半導(dǎo)體行業(yè)帶來巨大影響，”TechSearch International總裁Jan Vardaman表示：“如果沒有設(shè)計(jì)工具，很多事情都無法完成，未來工具應(yīng)用將更加廣泛。在一個(gè)設(shè)計(jì)中，只要?jiǎng)澐衷试S，你想盡可能多地使用成熟工藝，為此，我們迫切需要設(shè)計(jì)工具?！?/p>