【E課堂】詳解芯片的設(shè)計(jì)生產(chǎn)流程

　　分層施工，逐層架構(gòu)

　　知道 IC 的構(gòu)造后，接下來(lái)要介紹該如何制作。試想一下，如果要以油漆噴罐做精細(xì)作圖時(shí)，我們需先割出圖形的遮蓋板，蓋在紙上。接著再將油漆均勻地噴在紙上，待油漆乾后，再將遮板拿開(kāi)。不斷的重復(fù)這個(gè)步驟后，便可完成整齊且復(fù)雜的圖形。制造 IC 就是以類(lèi)似的方式，藉由遮蓋的方式一層一層的堆疊起來(lái)。

　　制作 IC 時(shí)，可以簡(jiǎn)單分成以上 4 種步驟。雖然實(shí)際制造時(shí)，制造的步驟會(huì)有差異，使用的材料也有所不同，但是大體上皆采用類(lèi)似的原理。這個(gè)流程和油漆作畫(huà)有些許不同，IC 制造是先涂料再加做遮蓋，油漆作畫(huà)則是先遮蓋再作畫(huà)。以下將介紹各流程。

　　金屬濺鍍：將欲使用的金屬材料均勻?yàn)⒃?a class="contentlabel" href="http://www.ex-cimer.com/news/listbylabel/label/晶圓">晶圓片上，形成一薄膜。

　　涂布光阻：先將光阻材料放在晶圓片上，透過(guò)光罩(光罩原理留待下次說(shuō)明)，將光束打在不要的部分上，破壞光阻材料結(jié)構(gòu)。接著，再以化學(xué)藥劑將被破壞的材料洗去。

　　蝕刻技術(shù)：將沒(méi)有受光阻保護(hù)的硅晶圓，以離子束蝕刻。

　　光阻去除：使用去光阻液皆剩下的光阻溶解掉，如此便完成一次流程

　　最后便會(huì)在一整片晶圓上完成很多 6IC 芯片，接下來(lái)只要將完成的方形 IC 芯片剪下，便可送到封裝廠做封裝，至于封裝廠是什么東西?就要待之后再做說(shuō)明啰。

　　▲ 各種尺寸晶圓的比較。(Source：Wikipedia)

　　納米制程是什么?

　　三星以及臺(tái)積電在先進(jìn)半導(dǎo)體制程打得相當(dāng)火熱，彼此都想要在晶圓代工中搶得先機(jī)以爭(zhēng)取訂單，幾乎成了 14 納米與 16 納米之爭(zhēng)，然而 14 納米與 16 納米這兩個(gè)數(shù)字的究竟意義為何，指的又是哪個(gè)部位?而在縮小制程后又將來(lái)帶來(lái)什么好處與難題?以下我們將就納米制程做簡(jiǎn)單的說(shuō)明。

　　納米到底有多細(xì)微?

　　在開(kāi)始之前，要先了解納米究竟是什么意思。在數(shù)學(xué)上，納米是 0.000000001 公尺，但這是個(gè)相當(dāng)差的例子，畢竟我們只看得到小數(shù)點(diǎn)后有很多個(gè)零，卻沒(méi)有實(shí)際的感覺(jué)。如果以指甲厚度做比較的話，或許會(huì)比較明顯。

　　用尺規(guī)實(shí)際測(cè)量的話可以得知指甲的厚度約為 0.0001 公尺(0.1 毫米)，也就是說(shuō)試著把一片指甲的側(cè)面切成 10 萬(wàn)條線，每條線就約等同于 1 納米，由此可略為想像得到 1 納米是何等的微小了。

　　知道納米有多小之后，還要理解縮小制程的用意，縮小電晶體的最主要目的，就是可以在更小的芯片中塞入更多的電晶體，讓芯片不會(huì)因技術(shù)提升而變得更大;其次，可以增加處理器的運(yùn)算效率;再者，減少體積也可以降低耗電量;最后，芯片體積縮小后，更容易塞入行動(dòng)裝置中，滿足未來(lái)輕薄化的需求。

　　再回來(lái)探究納米制程是什么，以 14 納米為例，其制程是指在芯片中，線最小可以做到 14 納米的尺寸，下圖為傳統(tǒng)電晶體的長(zhǎng)相，以此作為例子?？s小電晶體的最主要目的就是為了要減少耗電量，然而要縮小哪個(gè)部分才能達(dá)到這個(gè)目的?左下圖中的 L 就是我們期望縮小的部分。藉由縮小閘極長(zhǎng)度，電流可以用更短的路徑從 Drain 端到 Source 端(有興趣的話可以利用 Google 以 MOSFET 搜尋，會(huì)有更詳細(xì)的解釋)。

　　此外，電腦是以 0 和 1 作運(yùn)算，要如何以電晶體滿足這個(gè)目的呢?做法就是判斷電晶體是否有電流流通。當(dāng)在 Gate 端(綠色的方塊)做電壓供給，電流就會(huì)從 Drain 端到 Source 端，如果沒(méi)有供給電壓，電流就不會(huì)流動(dòng)，這樣就可以表示 1 和 0。(至于為什么要用 0 和 1 作判斷，有興趣的話可以去查布林代數(shù)，我們是使用這個(gè)方法作成電腦的)

　　尺寸縮小有其物理限制

　　不過(guò)，制程并不能無(wú)限制的縮小，當(dāng)我們將電晶體縮小到 20 納米左右時(shí)，就會(huì)遇到量子物理中的問(wèn)題，讓電晶體有漏電的現(xiàn)象，抵銷(xiāo)縮小 L 時(shí)獲得的效益。作為改善方式，就是導(dǎo)入 FinFET(Tri-Gate)這個(gè)概念，如右上圖。在 Intel 以前所做的解釋中，可以知道藉由導(dǎo)入這個(gè)技術(shù)，能減少因物理現(xiàn)象所導(dǎo)致的漏電現(xiàn)象。

　　更重要的是，藉由這個(gè)方法可以增加 Gate 端和下層的接觸面積。在傳統(tǒng)的做法中(左上圖)，接觸面只有一個(gè)平面，但是采用 FinFET(Tri-Gate)這個(gè)技術(shù)后，接觸面將變成立體，可以輕易的增加接觸面積，這樣就可以在保持一樣的接觸面積下讓 Source-Drain 端變得更小，對(duì)縮小尺寸有相當(dāng)大的幫助。

　　最后，則是為什么會(huì)有人說(shuō)各大廠進(jìn)入 10 納米制程將面臨相當(dāng)嚴(yán)峻的挑戰(zhàn)，主因是 1 顆原子的大小大約為 0.1 納米，在 10 納米的情況下，一條線只有不到 100 顆原子，在制作上相當(dāng)困難，而且只要有一個(gè)原子的缺陷，像是在制作過(guò)程中有原子掉出或是有雜質(zhì)，就會(huì)產(chǎn)生不知名的現(xiàn)象，影響產(chǎn)品的良率。

　　如果無(wú)法想像這個(gè)難度，可以做個(gè)小實(shí)驗(yàn)。在桌上用 100 個(gè)小珠子排成一個(gè) 10×10 的正方形，并且剪裁一張紙蓋在珠子上，接著用小刷子把旁邊的的珠子刷掉，最后使他形成一個(gè) 10×5 的長(zhǎng)方形。這樣就可以知道各大廠所面臨到的困境，以及達(dá)成這個(gè)目標(biāo)究竟是多么艱巨。

　　隨著三星以及臺(tái)積電在近期將完成 14 納米、16 納米 FinFET 的量產(chǎn)，兩者都想爭(zhēng)奪 Apple 下一代的 iPhone 芯片代工，我們將看到相當(dāng)精彩的商業(yè)競(jìng)爭(zhēng)，同時(shí)也將獲得更加省電、輕薄的手機(jī)，要感謝摩爾定律所帶來(lái)的好處呢。