提高3D NAND性能、可靠性和良率的 考慮因素

　　前言

　　多年來，全球的非易失存儲功能都仰仗于 NAND 閃存技術(shù)。其用途已經(jīng)從單純的閃存驅(qū)動器擴展到筆記本電腦、智能手機和平板電腦，如今又擴展至云端存儲操作所需固態(tài)存儲記憶體。隨著時間的推移，結(jié)構(gòu)上的逐漸演進已滿足對存儲容量增加、尺寸縮小和可靠度提升上的不斷需求，而且此技術(shù)已經(jīng)驗證，可提供高性能，低功耗，并和以前的固態(tài)存儲技術(shù)相比，每存儲單位比特成本更低，其價值不言而喻。

　　最初，NAND 閃存制造商使用多重圖案化技術(shù)來縮小尺寸，從而增加存儲密度，降低相對應成本。遺憾的是，2D 或平面 NAND 閃存存儲體在 15nm 節(jié)點時已經(jīng)觸及縮小的極限。制造商不得不采用具有革新意義的環(huán)繞式閘極層堆疊起來的 NAND， 以實現(xiàn)新的性能目標。這就是如今3D NAND 結(jié)構(gòu)的開端，它代表對于縮小方式需求的根本轉(zhuǎn)變。3D NAND 技術(shù)不是在二維平面上進行水平方向縮小，而是采用垂直方向擴展，或者第三維度方向上進行擴展，如圖 1a 和 1b。3D NAND 不僅能達到更高存儲密度， 也能降低每存儲單位比特的成本。

　　圖 1a.

　　圖 1b.

　　圖 1a 和 1b. 3D NAND 設計在垂直方向做多層堆疊來達成更高的存儲單元密度，以降低每存儲單元比特的成本，從而解決了 2D NAND 的縮小難題。

　　盡管 3D NAND 極具優(yōu)勢，但制造起來工藝復雜和資本投資高，在制程控制、良率提升和經(jīng)濟規(guī)模上給晶圓廠帶來了更多的挑戰(zhàn)1。隨著晶圓廠大量投資于 24 層、32 層和

　　48 層 3D NAND 制造工藝開發(fā)，他們也制造出了更有競爭力的每存儲單位比特成本的存儲體。出于種種考量，64 層和更多層數(shù)的 3D NAND 結(jié)構(gòu)顯示能夠最大化節(jié)省成本。

　　圖 2. 通過堆疊存儲單元，3D NAND 的架構(gòu)不依賴橫向縮小來增加存儲密度。

　　2007 年，東芝(bit cost scalable，即 BICS)和三星(垂直 NAND，即 V-NAND)率先采用 3D NAND 技術(shù)。美光/英特爾和 SK 海力士緊隨其后，中國的長江存儲也是新起之秀。這些都是 3D NAND 元件的主要制造商。三星在 2013 年首次實現(xiàn)了 3D NAND 量產(chǎn)， 且近年不斷擴大生產(chǎn)規(guī)模。據(jù)估計，到 2017 年底，三星 3D NAND 閃存產(chǎn)量超過 NAND 閃存總產(chǎn)量的 70%。當年第 4 季度，季度產(chǎn)量占比超過 80%。

　　雖然 3D NAND 日趨成熟并成為主流技術(shù)，芯片制造商非常清楚，考慮到制造上高度復雜性，要以更低成本來滿足全球消費者和企業(yè)上對于數(shù)據(jù)存儲的需求，還有很長的路要走。從芯片制造商到設備制造商和材料供應商，整個半導體行業(yè)需要共同努力才能更進一步來制造出高生產(chǎn)良率、高性能低成本的 3D NAND 閃存存儲體。和之前的技術(shù)異曲同工的是，專注于工藝制造效率、材料創(chuàng)新和污染控制可優(yōu)化制造工藝，從而提高性能，提高良率，降低成本。本白皮書將關注于探討幾個關鍵領域，特別是蝕刻和沉積上的挑戰(zhàn)，以及污染問題。

　　材料上的優(yōu)化開發(fā)來達到高縱橫比的蝕刻

　　在平面 NAND 技術(shù)中，縮小主要由光刻來達成。在縮小 3D NAND 時，需要極高的精度控制和工藝重復性才能達成對于 3D 復雜結(jié)構(gòu)所需要極高縱橫比 (HAR) 特性的需求。因此，3D NAND 的成功需要創(chuàng)新的圖案轉(zhuǎn)移解決方案已降低變異性。

　　在極高縱橫比 (HAR) 的狀況下，蝕刻的精度對于優(yōu)化通道的通孔和存取單元的溝槽、獨特的外圍階梯架構(gòu)是非常重要的，其中外圍階梯架構(gòu)主要是將存儲單元連接到周邊的CMOS 電路，用于讀取、寫入和刪除存儲數(shù)據(jù)。

　　目前，極高縱橫比 (HAR) 蝕刻通常采用無定型碳作為硬掩模材料。隨著通道縱橫比的增加，該材料已達到極限。目前業(yè)界正在開發(fā)幾種可能的方法，以提高無定形碳的選擇比，包括對無定形碳進行摻雜或添加其他硬掩模材料。

　　最新尺寸信息提示，垂直間距約為 100 nm，堆疊厚度約為5 μm，相應地縱橫比約為 50:1。更糟糕的是，由于單元存儲堆棧上成對的氮化硅 (Si3N4) 和用于隔離單元的二氧化硅 (SiO2)，干法蝕刻工程師很難在實行連續(xù)垂直通道蝕刻的同時，對無定形碳硬掩模材料還能保留高選擇比使蝕刻氣體能夠到達通道的底部，達成直線通道輪廓。他們需要借助于材料本身特性上重大的更改，甚至采用新材料，才能克服這些難題。

　　此外，隨著多層堆疊高度的增加，要在存儲陣列通道的頂部和底部達到相同的蝕刻和沉積輪廓則更難上加難。例如，比率為 ～ 50:1 時，濕法蝕刻挑戰(zhàn)在于如何選擇性去除存儲堆疊中的 Si3N4。難點在于如何在堆疊通道的頂部和底部以及晶片中均勻去除 Si3N4，而不蝕刻任何 SiO2。層數(shù)低于 96 時，可以使用熱磷酸 ( ～ 160°C) 進行蝕刻;然而，層數(shù)高達或超過 96 層時，就需要專門配制濕法蝕刻化學品，來提高工藝余量。

　　還有其他工藝也需要特別配置化學品才能實現(xiàn)所需規(guī)格， 比如使用濕法脫模去除硬掩模材料。HAR 蝕刻需采用極端工藝，必須采用越來越難以蝕刻的硬掩模材料。這樣的硬掩模材料在蝕刻步驟后也更難以去除。

　　除了干法蝕刻機臺和工藝創(chuàng)新， 3D NAND 所需的 HAR 特性、硬掩模材料以及后續(xù)制程相關材料研發(fā)工藝步驟也需要開發(fā)相應對策， 以實現(xiàn)關鍵蝕刻工藝的穩(wěn)定性、可重復性和最優(yōu)化。

　　圖 3: Si3N4 相 對于SiO2 的選擇性去除。這是制造單元堆疊的重要步驟，而且頂部和底部必須滿足同樣的規(guī)格。

　　隨著 3D NAND 的堆疊越來越高， 硅通道越來越長，元件速度受通道中電子遷移率及電子遷移行程延長所限制。制造商能夠通過在導電硅通道中摻雜物質(zhì)，以提高導電硅通道中的電子遷移率，來補償元件減速效應。目前已知的是摻鍺可以改善電子遷移率，目前正用于開發(fā)3D NAND 工藝。這項工藝的要求是在直徑約 50nm、深數(shù)微米的

　　HAR 硅通道中做均勻摻雜。供應商正在努力尋找為這種應用提供鍺摻雜的更有效方法。目前公認有效的是采用純鍺烷，取代現(xiàn)行的使用氫稀釋鍺烷的做法。要實現(xiàn)最大限度地提高通道的導電性、同時保持元件的運行速度的目的，就要多方尋求最佳解決方案。

　　圖 4: 隨著硅通道變長，增加電子的遷移率變得至關重要。

　　如前所述，3D NAND 中階梯結(jié)構(gòu)的目的是連接 NAND 堆疊底部的單元，使鎢 (W) 沉積能夠從外圍電路連接單元控制柵的字線。每一層單元形成一個臺階，隨著單元堆疊得更多，階梯變得越來越長。這就需要沿著階梯長度(頂部到底部約 10μm)配置越來越長的導體，從而導致信號延遲， 影響元件速度。改善信號延遲可能需要用其他導體替代鎢，例如鈷、釕或鉬，這些金屬在較薄的狀態(tài)下，具有較低的電阻率，有助于保持元件的整體性能。業(yè)界已經(jīng)開始開發(fā)，以便在這些極端 HAR 條件下利用原子層沉積 (ALD) 方式，成長達到單元堆疊的頂部和底部同時具有均勻的薄膜。為解決極端縱橫比制程中相關的難題，一些 3D NAND 制造商正在研究串堆疊，即將多個 96 層結(jié)構(gòu)彼此堆疊的工藝。這種方法可減少因為極端縱橫比造成蝕刻和沉積方面越來越多的問題，但即使采用串堆疊，階梯長度還是會增加，W 字線仍然不能過度刻蝕。此時就需要使用特殊配制化學品。

　　在上游供應鏈就進行缺陷控制

　　在 3D NAND 工藝中，工藝純度和缺陷控制至關重要。較大芯片尺寸和傳統(tǒng) NAND 閃存單元對于缺陷的容差大于較小尺寸和復雜結(jié)構(gòu)。實際上，隨著 3D 堆疊中晶體管數(shù)量的增加，一個缺陷可能會遮蔽多個存儲單元，進而影響整個存儲體的性能。因此，必須識別所有潛在的污染區(qū)域并采取適當?shù)拇胧┮匀コ齺碜杂谖g刻腔、材料雜質(zhì)、不適合的化學品過濾裝置、晶圓載體設備和光刻膠中的泡沫等污染源所產(chǎn)生的缺陷。

　　在極端 HAR 離子蝕刻步驟中，蝕刻機內(nèi)部蝕刻腔體長時間暴露于高能量離子和高溫制程中，腔體本身會受侵蝕導致顆粒脫落。傳統(tǒng)上，為了抵擋腐蝕性離子的侵蝕，蝕刻腔部件會噴涂一層氧化釔 (Y2O3)，如圖 5 所示。這種涂層對于微電子工程師來說是非常粗糙的。這種粗糙的涂層會導致大量的小顆粒和污染物脫落。這就需要使用物理氣相沉積 (PVD) 或等離子增強化學汽相沉積等技術(shù)來沉積更高質(zhì)量的 Y2O3 層。該沉積層密度越高，表面越平滑，晶圓缺陷相對就越少。

　　圖 5. PVD 硅表面與等離子噴涂表面的對比。

　　ALD 工藝也是如此。最近，對于高質(zhì)量涂層測試需求的增加已擴展到 ALD 腔體和機臺零件。由于利用 ALD 工藝來沉積存儲單元層中使電荷流通的通道，對任何金屬雜質(zhì)污染都非常敏感。任何與 ALD 制程中化學前軀物會接觸的表面都是潛在的污染源。包含輸送系統(tǒng)中、管道、閥門和儀表的任何內(nèi)部部件，都可能需要借助涂層技術(shù)防止污染物。

　　零件涂層是高度定制化工藝。某些情況下，PVD 就足夠了，但需要覆蓋具有極端臺階存在的任何部件就需要 ALD 工藝。盡管最初針對高質(zhì)量涂層在蝕刻和沉積腔部件的需求來自于 3D NAND 規(guī)格，但高端邏輯制造商 IDM 也越來越注重此涂層的質(zhì)量需求。

　　隨著元件在幾何尺寸上不斷縮小，每一代 3D NAND 對污染物也越來越敏感。材料純度至關重要，因為任何缺陷對元件性能的影響越來越大。材料純度控制越來越關鍵。

　　此外，控制存儲單元構(gòu)造中的污染對于提升晶圓良率和可靠性也至關重要。首先是和每片晶圓直接接觸的化學品。正因如此，芯片制造商不斷強烈要求化學品供應商，提供更高的純度。提高化學品純度是在晶片制造過程中實現(xiàn)工

　　藝清潔以提高元件良率的第一步。因此，與能夠大批量制造的供應商合作非常關鍵，他們必需要擁有先進的質(zhì)量制造管控措施、潔凈的包裝和物流(如包括溫度控制運輸)。

　　考慮到大量通道通孔(每片芯片超 20 億個)的存在以及先進 3D NAND 元件的堆疊厚度增加，在每一代技術(shù)中，蝕刻步驟產(chǎn)生副產(chǎn)物的數(shù)量變得越來越重要。此外，由于工藝步驟繁多，一批晶圓通常會長時間置于 FOUP 的微環(huán)境中以等待下一階段制程。在這種情況下，蝕刻所產(chǎn)生任何殘留在晶片上的副產(chǎn)物可能會被吸附至 FOUP 內(nèi)部表面， 在等待期會被轉(zhuǎn)移到其他晶圓上，以致造成其他晶圓的缺陷。為防止副產(chǎn)物在微環(huán)境中的再吸附，一種創(chuàng)新解決方案應運而生：使用內(nèi)部涂有阻隔材料的聚碳酸酯 FOUP。這樣可以更有效地抽走副產(chǎn)物，從而減少缺陷的產(chǎn)生。

　　對于深蝕刻結(jié)構(gòu)，定義無定形碳硬掩膜層需要非常厚的高粘度光阻劑層 ( ～ 1000 cps)。這種高粘度會導致光阻分配期間產(chǎn)生微泡，在隨后的圖案轉(zhuǎn)移化中成為缺陷。在大尺寸技術(shù)晶圓廠中，晶圓上產(chǎn)生氣泡并不重要;然而，因為尺寸較小(例如，通道直徑約為 50 nm)，3D NAND 工藝對光刻缺陷更為敏感。為了有效地減少氣泡，需要一種新穎的泵送方式來傳送高粘度光阻劑。

　　為此，泵送系統(tǒng)開發(fā)了出來，用于過濾、去除氣泡和分配高粘度光阻劑。這個兩級泵系統(tǒng)擁有一個重要特征，那就是在兩個泵之間安裝一個過濾器。在沒有泵送狀態(tài)下，光阻劑經(jīng)過過濾器進入第二級泵，在不限制流量下將氣泡釋放。理想情況下，該泵是聯(lián)網(wǎng)的，集成流量計可以通過網(wǎng)絡將分配量上傳至晶圓廠參數(shù)監(jiān)控系統(tǒng)。

　　另一種減少氣泡可能性的方法是利用在原來光阻瓶內(nèi)置放另一包裝袋概念。將光阻劑置放于此一潔凈的包裝袋內(nèi)。當瓶子和包裝袋之間的空間被加壓，即能有效地將光阻劑擠出到機臺上。一方面可以減少光阻劑和原來光阻瓶材料之間的直接接觸,有助于避免光阻劑被污染的問題，另外也消除在原來沒有另一包裝袋的光阻瓶設計中，因光阻劑逐步使用后所產(chǎn)生的頂部空氣所造成的氣泡，此氣泡會在泵送過程中被夾帶而造成圖案轉(zhuǎn)移化中形成為缺陷。

　　總之， 當下和未來的污染控制進展對于為了實現(xiàn)增加層數(shù)、縮小尺寸的高級芯片開發(fā)所需的工藝潔凈至關重要。為了確保芯片制造工藝潔凈，整個半導體生態(tài)系統(tǒng)必須共同努力，確定潛在的污染源并開發(fā)合適的解決方案。

　　總結(jié)

　　隨著工藝縮小，達到二維平面 NAND 閃存的極限，同時3D NAND 單元層堆疊技術(shù)不斷進步，一系列與堆疊(而非尺寸縮小)相關的工藝挑戰(zhàn)涌現(xiàn)出來。應對這些挑戰(zhàn)需要各種創(chuàng)新：

　　? 針對極端 HAR 蝕刻，創(chuàng)新包括所有相關的硬掩膜材料和副產(chǎn)物管控

　　? 減少缺陷，必須滿足對于先進制造中的污染物控制需求，

　　? 提高通道電子遷移率和周邊電路的電導率以解決存儲元件減速問題

　　? 精確構(gòu)建對于存儲單元不斷在幾何尺寸上持續(xù)極端縮小的解決方案

　　IDM、OEM 及整個供應鏈中的材料制造商/污染控制專家需密切合作，在可預見的未來繼續(xù)實現(xiàn)3D NAND 工藝創(chuàng)新。隨著垂直單元堆疊架構(gòu)明顯向 128、256 甚至更高層數(shù)邁進，業(yè)界將實現(xiàn)更高的性能、更可靠的元件、更高的容量和更低的每存儲單元比特成本。

　　Entegris 在提高 3D NAND 性能、可靠性和良率解決方案

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