一文看懂VHDL和Verilog有何不同

　　5.子結(jié)構(gòu)

　　function function 'define

　　procedure task

　　6.附加結(jié)構(gòu)

　　library

　　package 'include

　　7.典型程序?qū)Ρ龋?/p>

　　8位4選1MUX

　　8位加法器

　　8位二進(jìn)制加法計(jì)數(shù)器

　　序列信號(hào)發(fā)生器：kser

　　預(yù)先設(shè)計(jì)模塊：8選1MUX：MUX8 控制輸入a[2..0] 數(shù)據(jù)輸入d[7..0] 數(shù)據(jù)輸出y

　　3位2進(jìn)制加法計(jì)數(shù)器：COUNTER3 時(shí)鐘輸入 clk　 狀態(tài)輸出q[2..0]

　　設(shè)計(jì)要求：按照時(shí)鐘節(jié)拍，由y端口循環(huán)順序輸出“11110101”序列信號(hào)

　　初學(xué)者往往頭疼于選哪種入門合適。其實(shí)，隨便選一種即可。最關(guān)鍵的是要養(yǎng)成良好的代碼編寫風(fēng)格，在滿足功能和性能目標(biāo)的前提下，增強(qiáng)代碼的可讀性、可移植性。

　　良好代碼編寫風(fēng)格的通則概括如下：

　　(1) 對(duì)所有的信號(hào)名、變量名和端口名都用小寫，這樣做是為了和業(yè)界的習(xí)慣保持一致;對(duì)常量名和用戶定義的類型用大寫;

　　(2) 使用有意義的信號(hào)名、端口名、函數(shù)名和參數(shù)名;

　　(3) 信號(hào)名長度不要太長;

　　(4) 對(duì)于時(shí)鐘信號(hào)使用clk 作為信號(hào)名，如果設(shè)計(jì)中存在多個(gè)時(shí)鐘，使用clk 作為時(shí)鐘信號(hào)的前綴;

　　(5) 對(duì)來自同一驅(qū)動(dòng)源的信號(hào)在不同的子模塊中采用相同的名字，這要求在芯片總體設(shè)計(jì)時(shí)就定義好頂層子模塊間連線的名字，端口和連接端口的信號(hào)盡可能采用相同的名字;

　　(6) 對(duì)于低電平有效的信號(hào)，應(yīng)該以一個(gè)下劃線跟一個(gè)小寫字母b 或n 表示。注意在同一個(gè)設(shè)計(jì)中要使用同一個(gè)小寫字母表示低電平有效;

　　(7) 對(duì)于復(fù)位信號(hào)使用rst 作為信號(hào)名，如果復(fù)位信號(hào)是低電平有效，建議使用rst_n;

　　(8) 當(dāng)描述多比特總線時(shí)，使用一致的定義順序，對(duì)于verilog 建議采用bus_signal[x:0]的表示;

　　(9) 盡量遵循業(yè)界已經(jīng)習(xí)慣的一些約定。如*_r 表示寄存器輸出，*_a 表示異步信號(hào)，*_pn 表示多周期路徑第n 個(gè)周期使用的信號(hào)，*_nxt 表示鎖存前的信號(hào)，*_z 表示三態(tài)信號(hào)等;

　　(10)在源文件、批處理文件的開始應(yīng)該包含一個(gè)文件頭、文件頭一般包含的內(nèi)容如下例所示：文件名，作者，模塊的實(shí)現(xiàn)功能概述和關(guān)鍵特性描述，文件創(chuàng)建和修改的記錄，包括修改時(shí)間，修改的內(nèi)容等;

　　(11)使用適當(dāng)?shù)淖⑨寔斫忉屗械腶lways 進(jìn)程、函數(shù)、端口定義、信號(hào)含義、變量含義或信號(hào)組、變量組的意義等。注釋應(yīng)該放在它所注釋的代碼附近，要求簡(jiǎn)明扼要，只要足夠說明設(shè)計(jì)意圖即可，避免過于復(fù)雜;

　　(12)每一行語句獨(dú)立成行。盡管VHDL 和Verilog 都允許一行可以寫多個(gè)語句，當(dāng)時(shí)每個(gè)語句獨(dú)立成行可以增加可讀性和可維護(hù)性。同時(shí)保持每行小于或等于72 個(gè)字符，這樣做都是為了提高代碼得可讀性;

　　(13)建議采用縮進(jìn)提高續(xù)行和嵌套語句得可讀性。縮進(jìn)一般采用兩個(gè)空格，如西安交通大學(xué)SOC 設(shè)計(jì)中心2 如果空格太多則在深層嵌套時(shí)限制行長。同時(shí)縮進(jìn)避免使用TAB 鍵，這樣可以避免不同機(jī)器TAB 鍵得設(shè)置不同限制代碼得可移植能力;

　　(14)在RTL 源碼的設(shè)計(jì)中任何元素包括端口、信號(hào)、變量、函數(shù)、任務(wù)、模塊等的命名都不能取Verilog 和VHDL 語言的關(guān)鍵字;

　　(15)在進(jìn)行模塊的端口申明時(shí)，每行只申明一個(gè)端口，并建議采用以下順序：

　　輸入信號(hào)的clk、rst、enables other control signals、data and address signals。然后再申明輸出信號(hào)的clk、rst、enalbes other control signals、data signals;

　　(16)在例化模塊時(shí)，使用名字相關(guān)的顯式映射而不要采用位置相關(guān)的映射，這樣可以提高代碼的可讀性和方便debug 連線錯(cuò)誤;

　　(17)如果同一段代碼需要重復(fù)多次，盡可能使用函數(shù)，如果有可能，可以將函數(shù)通用化，以使得它可以復(fù)用。注意，內(nèi)部函數(shù)的定義一般要添加注釋，這樣可以提高代碼的可讀性;

　　(18)盡可能使用循環(huán)語句和寄存器組來提高源代碼的可讀性，這樣可以有效地減少代碼行數(shù);

　　(19)對(duì)一些重要的always 語句塊定義一個(gè)有意義的標(biāo)號(hào)，這樣有助于調(diào)試。注意標(biāo)號(hào)名不要與信號(hào)名、變量名重復(fù);

　　(20)代碼編寫時(shí)的數(shù)據(jù)類型只使用IEEE 定義的標(biāo)準(zhǔn)類型，在VHDL 語言中，設(shè)計(jì)者可以定義新的類型和子類型，但是所有這些都必須基于IEEE 的標(biāo)準(zhǔn);

　　(21)在設(shè)計(jì)中不要直接使用數(shù)字，作為例外，可以使用0 和1。建議采用參數(shù)定義代替直接的數(shù)字。同時(shí)，在定義常量時(shí)，如果一個(gè)常量依賴于另一個(gè)常量，建議在定義該常量時(shí)用表達(dá)式表示出這種關(guān)系;

　　(22)不要在源代碼中使用嵌入式的dc_shell 綜合命令。這是因?yàn)槠渌木C合工具并不認(rèn)得這些隱含命令，從而導(dǎo)致錯(cuò)誤的或較差的綜合結(jié)果。即使使用Design Compiler，當(dāng)綜合策略改變時(shí)，嵌入式的綜合命令也不如放到批處理綜合文件中易于維護(hù)。這個(gè)規(guī)則有一個(gè)例外的綜合命令，即編譯開關(guān)的打開和關(guān)閉可以嵌入到代碼中;

　　(23)在設(shè)計(jì)中避免實(shí)例化具體的門級(jí)電路。門級(jí)電路可讀性差，且難于理解和維護(hù)，如果使用特定工藝的門電路，設(shè)計(jì)將變得不可移植。如果必須實(shí)例化門電路，我們建議采用獨(dú)立于工藝庫的門電路，如SYNOPSYS 公司提供的GTECH 庫包含了高質(zhì)量的常用的門級(jí)電路;

　　(24)避免冗長的邏輯和子表達(dá)式;

　　(25)避免采用內(nèi)部三態(tài)電路，建議用多路選擇電路代替內(nèi)部三態(tài)電路。