拒絕制造技術(shù)被趕超 英特爾公開封裝工藝細(xì)節(jié)

最近幾年，因?yàn)楫a(chǎn)品競爭對手壓力不大以及工藝競爭對手在智能手機(jī)市場推動(dòng)下的快速發(fā)展，英特爾已經(jīng)不再是引領(lǐng)半導(dǎo)體工藝制程前進(jìn)的排頭兵，但這并不能否定英特爾依然是半導(dǎo)體工藝的領(lǐng)導(dǎo)者。特別是依靠超微縮技術(shù)實(shí)現(xiàn)在10nm節(jié)點(diǎn)達(dá)到競爭對手7nm同量級的晶體管密度，從而繼續(xù)保持處理器計(jì)算能力的領(lǐng)先性。

繼去年9月，迫于競爭對手的壓力英特爾全面開放了制造工藝細(xì)節(jié)之后，今年9月英特爾選擇主動(dòng)的亮出封裝工藝的技術(shù)特性，再次突出作為IDM廠商在處理器制造特別是面向未來異構(gòu)處理器制造方面的技術(shù)領(lǐng)先優(yōu)勢。

設(shè)計(jì)，制造，封裝是半導(dǎo)體芯片誕生的三個(gè)關(guān)鍵步驟，受限于成本壓力，很多公司已經(jīng)基本從傳統(tǒng)的IDM——獨(dú)立設(shè)計(jì)制造和封裝全包的模式，轉(zhuǎn)變分委托代工的新模式。這樣帶來的好處是成本分?jǐn)?、專注各自的技術(shù)領(lǐng)域，能夠最大化芯片的成本效益。但隨著系統(tǒng)設(shè)計(jì)步入SiP甚至模塊化小芯片堆疊時(shí)代，高性能計(jì)算應(yīng)用所需要的芯片，特別是比如面對智能應(yīng)用的很多異構(gòu)計(jì)算產(chǎn)品而言，IDM可以從設(shè)計(jì)制造和封裝的整體上進(jìn)行全面的考慮，根據(jù)實(shí)際的需要進(jìn)行定制化的封裝工藝開發(fā)，從而最大化產(chǎn)品的性能優(yōu)勢。

關(guān)于這點(diǎn)，英特爾公司集團(tuán)副總裁兼封裝測試技術(shù)開發(fā)部門總經(jīng)理Babak Sabi特別指出，英特爾的開發(fā)方案關(guān)注整體，而且又非常全面，希望所有的產(chǎn)品都可以非常輕松地集成在客戶的平臺(tái)上，體現(xiàn)IDM帶來的優(yōu)勢。針對目前英特爾的封裝技術(shù)，Babak Sabi介紹英特爾可以提供廣泛的封裝技術(shù)以支持各個(gè)細(xì)分市場的不同需求，比如，對傳統(tǒng)的處理器和異構(gòu)計(jì)算應(yīng)用可以提供Large FCxGA、多芯片封裝(MCP)、嵌入式多芯片互連橋接(EMIB)等技術(shù)，對小型處理器可以提供FCxGA封裝技術(shù)，對更微型的應(yīng)用則可以實(shí)現(xiàn)6 mm -17 mm、0.40 -1.0 mm Z 高度的FC/WB-CSP。

針對目前最熱門的多芯片封裝技術(shù)，英特爾院士兼技術(shù)開發(fā)部聯(lián)合總監(jiān)Ravindranath (Ravi) V. Mahajan詳細(xì)分享了英特爾的先進(jìn)的多芯片封裝架構(gòu)（MCP）技術(shù)優(yōu)勢和細(xì)節(jié)。MCP通過把多個(gè)功能內(nèi)部在封裝內(nèi)實(shí)現(xiàn)芯片和小芯片的連接，幫助整體芯片實(shí)現(xiàn)單晶片系統(tǒng)和片上系統(tǒng)的功能。這里需要做到三個(gè)技術(shù)目標(biāo)即：低功耗、高帶寬和高傳輸速度（低時(shí)延），這就要求封裝內(nèi)的每個(gè)部分都要做到足夠的輕薄和小巧，還要進(jìn)行封裝內(nèi)每個(gè)裸片之間的互連微縮，以縮短所有橋凸之間的間距。Ravi舉例在處理器封裝中通過英特爾微縮技術(shù)，可以將包含CPU、GPU和內(nèi)存子系統(tǒng)等功能原本4000平方毫米的電路部分單獨(dú)縮小封裝成不到700平方毫米，通過減少物理距離實(shí)現(xiàn)了傳輸速度提升和功耗降低。IDM另一個(gè)優(yōu)勢Ravi總結(jié)為支持多種節(jié)點(diǎn)的混合集成，可以實(shí)現(xiàn)多個(gè)不同元器件的集成并繼續(xù)減少封裝的尺寸。在未來英特爾并不僅僅是把硅片疊到封裝上，還可以把硅片直接放到封裝里面即嵌入式橋接，從而大幅縮減整個(gè)系統(tǒng)的尺寸。高性能的處理器內(nèi)部需要高速信號傳輸，這就帶來高速信號傳輸?shù)膿p耗問題，英特爾通過開發(fā)專門的制造技術(shù)讓金屬表面粗糙度得到大幅降低，并通過全新的布線方法，將信號間的串?dāng)_變得更少，并通過全新的生產(chǎn)工藝和流程，可以更好的通過電介質(zhì)堆棧的設(shè)計(jì)進(jìn)一步減少兩者之間信號傳導(dǎo)的損耗。

面向目前流行的2D轉(zhuǎn)向3D的封裝以及定制化封裝潮流，英特爾準(zhǔn)備了Foveros技術(shù)以及Co-EMIB， Co-EMIB就是EMIB技術(shù)還有Foveros兩個(gè)技術(shù)之間的集成，從而將2D和3D芯片進(jìn)行融合。Co-EMIB可以把超過兩個(gè)不同的裸片來進(jìn)行疊加，具體的疊加也可以在水平和垂直方向?qū)崿F(xiàn)，實(shí)現(xiàn)了更好的封裝設(shè)計(jì)靈活度，可以把它進(jìn)行不同層面的分割級，并且把它放在同一個(gè)封裝內(nèi)進(jìn)行實(shí)現(xiàn)。

面向未來的異構(gòu)和高性能計(jì)算應(yīng)用，英特爾同樣做了充分的準(zhǔn)備，英特爾封裝研究事業(yè)部組件研究部首席工程師Adel Elsherbini介紹英特爾目前具體微縮的方向有三種：一種是用于堆疊裸片的高密度垂直互連，它可以幫助大幅度的提高帶寬，同時(shí)也可以實(shí)現(xiàn)高密度的裸片疊加。第二種是全局的橫向互連。在未來隨著小芯片使用的會(huì)越來越普及，英特爾也希望在小芯片集成當(dāng)中保證更高的帶寬。第三個(gè)是全方位互連，通過全方位互連可以實(shí)現(xiàn)之前所無法達(dá)到的3D堆疊帶來的性能。在此基礎(chǔ)上，英特爾先后開發(fā)了高密度垂直互連、非焊料的焊接技術(shù)（混合鍵合）、全橫向互連以及全方位互連（ODI）等技術(shù)，來提升在封裝內(nèi)小芯片之間的鏈接越來越高帶寬、低功耗和低時(shí)延，并進(jìn)一步縮短了內(nèi)部互連所需的空間。

雖然說，目前英特爾這些先進(jìn)的封裝工藝主要應(yīng)用在自家的處理器和FPGA等產(chǎn)品中，但從技術(shù)演進(jìn)的思路來看，英特爾已經(jīng)著眼于從制造工藝和封裝工藝兩方面共同努力來提升芯片的整體性能并節(jié)省空間尺寸。作為IDM的英特爾，相比于當(dāng)下主流的設(shè)計(jì)+封裝+制造的分工模式，對于性能考慮優(yōu)于成本考慮的高性能處理器來說，依然在部分技術(shù)環(huán)節(jié)上存在著模式上的根本優(yōu)勢。

先是公布制造細(xì)節(jié)，接著突出封裝優(yōu)勢，是競爭對手的壓力使然，還是英特爾越來越回歸半導(dǎo)體公司的本質(zhì)，我們不想去追究原因。但有一點(diǎn)筆者想說明，隨著半導(dǎo)體工藝的不斷演進(jìn)，工藝迭代的成本壓力越來越沉重，而另一方面半導(dǎo)體芯片的系統(tǒng)復(fù)雜度的提升以及3D封裝和SiP模塊化封裝的逐漸流行，半導(dǎo)體芯片的性能早就不是一個(gè)簡單的工藝節(jié)點(diǎn)就可以決定一切的時(shí)代。異構(gòu)計(jì)算架構(gòu)也好，數(shù)字模擬混合芯片也罷，選擇最能發(fā)揮芯片設(shè)計(jì)性能又確保其穩(wěn)定性和成本效益的工藝節(jié)點(diǎn)和封裝模式才是最合理的。

在數(shù)量龐大、功能迥異、制程分散且應(yīng)用繁雜的小芯片互連組成系統(tǒng)級封裝芯片的時(shí)代，芯片早就沒有明確的好壞之分，最適合你應(yīng)用設(shè)計(jì)需求的芯片，就是最好的產(chǎn)品。

詳細(xì)的英特爾工藝解說視頻可以參考：http://m.v.qq.com/play/play.html?vid=t0924da3ym1&ptag=4_7.5.0.22257_copy