基于線性提升和高速低噪聲比較器技術(shù)的10 bit 160 MSPS SAR ADC設(shè)計(jì)

中圖分類號(hào)：TN432文獻(xiàn)標(biāo)識(shí)碼：A

摘要：為了驗(yàn)證上述技術(shù)，基于標(biāo)準(zhǔn)65 nm CMOS工藝，設(shè)計(jì)了一款10 bit 160 MSPS SAR ADC。1 V工作電壓下，芯片實(shí)測(cè)功耗為2 mW，無(wú)雜散動(dòng)態(tài)范圍（SFDR）>69 dB，信號(hào)噪聲失真比（SNDR）>55.6 dB，ADC核的芯片面積僅為0.023 mm²，在萊奎斯特采樣情況下，優(yōu)值（FoM）為25.4 fJ/步。

0   引言

近年來(lái)，隨著CMOS 工藝尺寸越來(lái)越小，（8~12）bit 逐次逼近型模數(shù)轉(zhuǎn)換器（SAR ADC）在消耗較小面積的情況下，采樣速度可以達(dá)到幾十甚至上百M(fèi)Hz^[1-8]，時(shí)間交織結(jié)構(gòu)^[9-10] 和多位每周期的ADC^[11] 可以提高ADC 的速度，但該結(jié)構(gòu)帶來(lái)的通道失配和比較器失調(diào)問(wèn)題會(huì)影響ADC 線性度。共模電壓變化技術(shù)[12] 可以降低SAR ADC 的功耗，但會(huì)引起比較器失調(diào)的變化。流水線型SAR ADC 中，校正過(guò)程會(huì)非常復(fù)雜。SAR ADC設(shè)計(jì)中，采樣開(kāi)關(guān)是影響整個(gè)SAR ADC 線性度的最重要因素之一。隨著采樣速度提升，需要增加采樣開(kāi)關(guān)的面積來(lái)減小采樣開(kāi)關(guān)的導(dǎo)通電阻。但采樣開(kāi)關(guān)面積增加，采樣開(kāi)關(guān)源/ 漏極和襯底之間寄生電容也隨之增加。另一方面，對(duì)于SAR ADC 而言，為了實(shí)現(xiàn)較高信噪比，輸入信號(hào)通常為軌對(duì)軌信號(hào)，采樣開(kāi)關(guān)的寄生電容值會(huì)隨著輸入信號(hào)變化，使采樣開(kāi)關(guān)的線性度進(jìn)一步惡化。在文獻(xiàn)^[16] 中，輸入信號(hào)和采樣開(kāi)關(guān)襯底直接相連，可以消除采樣開(kāi)關(guān)源/ 漏和襯底的寄生電容及體效應(yīng)。但是，在深N 阱管中，NMOS 襯底和N 阱之間的寄生電容仍然會(huì)限制整個(gè)ADC 的線性度。文獻(xiàn)^[21] 中提出了一種采樣開(kāi)關(guān)線性化技術(shù)，通過(guò)采樣開(kāi)關(guān)寄生電容補(bǔ)償技術(shù)提高了采樣開(kāi)關(guān)的線性度。但是，這種技術(shù)會(huì)使采樣開(kāi)關(guān)寄生電容的絕對(duì)值增加，使采樣開(kāi)關(guān)線性度的提升不明顯。另一方面，文獻(xiàn)^[17-21] 提出的高速低功耗比較器技術(shù)，隨著比較器速度提升，比較器輸入對(duì)管工作飽和區(qū)的時(shí)間變短，造成比較器噪聲性能下降。因此，比較器的噪聲性能和工作速度之間的折中關(guān)系也是SARADC 中高性能比較器設(shè)計(jì)的難點(diǎn)。

基于上述SAR ADC 中的技術(shù)難點(diǎn)，本文針對(duì)采樣開(kāi)關(guān)提出了一種p 阱懸浮技術(shù)，該技術(shù)能夠降低采樣開(kāi)關(guān)的非理想寄生電容，可以明顯抑制采樣開(kāi)關(guān)的寄生電容值隨輸入信號(hào)變化的效應(yīng)。同時(shí)，提出了一種動(dòng)態(tài)比較器襯底電壓自舉技術(shù)，可以降低MOS 管的導(dǎo)通電阻和閾值電壓。MOS 管導(dǎo)通電阻的降低可以降低比較器的延遲時(shí)間，MOS 管閾值電壓的降低，可以增加比較器輸入MOS 管的跨導(dǎo)，降低比較器的等效輸入噪聲。在160 MSPS 采樣率下，SAR ADC 的SFDR>69 dB，SNDR>55.6 dB，在萊奎斯特采樣情況下，優(yōu)值（FoM）為25.4 fJ/ 步。

1   SAR ADC總體架構(gòu)

本設(shè)計(jì)所提出的SAR ADC 總體結(jié)構(gòu)如圖1 所示。當(dāng)ADC 處于采樣相時(shí)，高線性度的采樣開(kāi)關(guān)導(dǎo)通，電容陣列對(duì)輸入信號(hào)Vinp/Vinn 進(jìn)行采樣。當(dāng)ADC 處于逐次逼近相時(shí)，時(shí)鐘信號(hào)Clk 觸發(fā)比較器和SAR logic，產(chǎn)生10 bit 輸出碼。如圖1 所示，權(quán)重電容C1~C8 分裂為兩個(gè)相等的子電容，在采樣過(guò)程中，這兩個(gè)子電容的一端接輸入信號(hào)，另一端分別接負(fù)基準(zhǔn)地和正基準(zhǔn)VREF^[21]。

本文采用共模電壓恒定的開(kāi)關(guān)切換方式來(lái)提高比較器的共模抑制比。單位電容的容值為1 fF，單端的電容容值為512 fF。通過(guò)1 000 次蒙特卡洛仿真后，單位電容失配不超過(guò)0.2%，表明上述電容設(shè)計(jì)值滿足10 bit ADC 的精度要求。為了減小采樣極板和地之間的寄生電容，電容陣列中的電容采樣高層金屬M(fèi)7 進(jìn)行設(shè)計(jì)，使比較器輸入端的寄生電容約為9 fF。因此，采樣極板主要的寄生電容為采樣開(kāi)關(guān)的寄生電容。通過(guò)本文所提出的采樣開(kāi)關(guān)p 阱浮空技術(shù)，采樣開(kāi)關(guān)源/ 漏和襯底之間的寄生電容約為35 fF。因此，總的采樣電容約為556 fF。本設(shè)計(jì)中，1 LSB 約為1.4 mV，kT/C 約為0.1 mV rms。

2   高速高線性采樣開(kāi)關(guān)技術(shù)

SAR ADC 的線性度主要取決于采樣開(kāi)關(guān)源/ 漏和襯底之間的寄生二極管所產(chǎn)生的寄生電容，該寄生電容值會(huì)隨輸入信號(hào)幅度改變而變化。在高速采樣情況下，為了減小導(dǎo)通電阻，采樣開(kāi)關(guān)的面積會(huì)比較大，采樣開(kāi)關(guān)的寄生電容對(duì)線性度的影響會(huì)隨之增大。圖2 為采用柵壓自舉技術(shù)的傳統(tǒng)NMOS 采樣開(kāi)關(guān)的原理圖和剖面圖，由圖2（b）可知，在采樣狀態(tài)下，寄生二極管D1和D2 均處于反偏狀態(tài)，其寄生電容為勢(shì)壘電容C1 和C2。由文獻(xiàn)^[21] 可知，C1 和C2 會(huì)隨著輸入信號(hào)Vin 的變化而變化。在文獻(xiàn)^[16] 中，采用輸入信號(hào)和襯底短接的方式消除了源/ 漏和襯底之間的寄生電容。但是，p阱PW 和n 阱NW 之間的寄生電容仍在存在，使采樣開(kāi)關(guān)的總寄生電容并沒(méi)有減小，這會(huì)明顯影響整個(gè)ADC的采樣速度。

本文提出了一種基于p 阱浮空結(jié)構(gòu)的采樣開(kāi)關(guān)線性度提升技術(shù)，如圖3 所示。下拉開(kāi)關(guān)NM1 連接采樣開(kāi)關(guān)NM 的襯底和地，由于NM1 的尺寸很小，因此，引入NM1 所產(chǎn)生的寄生電容遠(yuǎn)小于采樣開(kāi)關(guān)NM 本身的寄生電容。當(dāng)采樣開(kāi)關(guān)NM 斷開(kāi)時(shí)，NM1 導(dǎo)通，NM的襯底電位被下拉到地。當(dāng)采樣開(kāi)關(guān)NM 導(dǎo)通時(shí)，NM1斷開(kāi)，采樣開(kāi)關(guān)NM 的襯底處于浮空狀態(tài)。圖3（b）給出了該結(jié)構(gòu)的剖面圖，下面以電容C1 和C3 的變化情況為例進(jìn)行說(shuō)明。

圖4 采樣開(kāi)關(guān)寄生電容和輸入信號(hào)幅度的關(guān)系

（a）頻率

（b）幅度的變化情況

圖5 SFDR 隨輸入信號(hào)（a）頻率（b）幅度的變化情況

當(dāng)ADC 處于逐次逼近相時(shí)，采樣開(kāi)關(guān)NM 的襯底通過(guò)NM1 和地相連，二極管D1、D3 都處于反偏狀態(tài)。當(dāng)ADC 處于采樣相時(shí)，采樣開(kāi)關(guān)NM 的襯底浮空，則寄生電容C1 和C3 為串聯(lián)關(guān)系，因此，此時(shí)采樣開(kāi)關(guān)的總寄生電容小于C1 和C3。同時(shí)，采樣開(kāi)關(guān)NM 的襯底電壓為輸入信號(hào)V_in，由于C1、C3 會(huì)帶來(lái)分壓，VP的變化取決于輸入信號(hào)V_in、C1 和C3 的值。通過(guò)小信號(hào)等效，由基爾霍夫電流定律可知，如果C1 = C3，VP電壓的變化為輸入信號(hào)Vin 變化的0.5 倍，這表示C1 和C3 兩端的電壓變化相同。通過(guò)勢(shì)壘電容的計(jì)算公式可知，V_in 在（0.2~1）V 變化范圍內(nèi)的情況下，寄生電容C1、C3 的容值最大變化量分別為-10% 與12%，因此，C1 和C3 容值的變化幾乎相同，而變化方向相反。由于C1 和C3 的串聯(lián)關(guān)系，和文獻(xiàn)^[16] 相比，C1 的變化所造成的總寄生電容變化被減小了1/2。

（a）隨輸入差分信號(hào)頻率的變化

（b）隨輸入差分信號(hào)幅度的變化

圖6 工藝角和溫度變化情況下，SFDR隨輸入差分信號(hào)的頻率、幅度的變化情況

為了證明該技術(shù)和文獻(xiàn)^[16] 和^[21] 相比的優(yōu)勢(shì)，基于標(biāo)準(zhǔn)65 nm CMOS 工藝，設(shè)計(jì)了上述采樣開(kāi)關(guān)，將寄生參數(shù)導(dǎo)入MATLAB 中進(jìn)行仿真。采樣開(kāi)關(guān)的寄生電容和輸入信號(hào)幅度之間的關(guān)系如圖4 所示，當(dāng)輸入信號(hào)V_in 在（0.2~1）V 時(shí)間變化時(shí)，文獻(xiàn)^[16] 和^[21] 中采樣開(kāi)關(guān)的寄生電容值變化分別約為31.3% 和9%。本結(jié)構(gòu)中采用了p 阱浮空技術(shù)，這樣采樣開(kāi)關(guān)的寄生電容值變化為1.4%。即使考慮到NM1 的寄生電容，本結(jié)構(gòu)采樣開(kāi)關(guān)的總寄生電容也小于35 fF，該寄生電容是文獻(xiàn)^[16]和^[21] 寄生電容的70% 和39%。因此，本文提出的采樣開(kāi)關(guān)和傳統(tǒng)結(jié)構(gòu)相比能提線性度。SFDR 隨輸入信號(hào)頻率和幅度的變化情況分別如圖5（a）和圖5（b）所示。在圖5（a）中，本結(jié)構(gòu)的SFDR 與文獻(xiàn)[16] 和^[21] 相比，分別提升了9 dB 和6 dB。在圖5（b）中，輸入差分信號(hào)峰- 峰值（Vp-p）在（0.6~1.2）V 范圍內(nèi)變化時(shí)，文獻(xiàn)^[16] 和^[21] 的SFDR 下降分別為10 dB 和12 dB，本結(jié)構(gòu)的SFDR 下降僅為6.5 dB。在工藝角和溫度變化情況下，SFDR 隨輸入差分信號(hào)頻率和幅度變化分別如圖6（a）和圖6（b）所示?？梢钥闯?，在PVT 變化的情況下，輸入信號(hào)的頻率在（10~80）MHz 之間變化時(shí)，和文獻(xiàn)[16] 和[21] 相比，本文比較器的SFDR 分別提升10 dB 與6 dB。當(dāng)輸入差分信號(hào)幅度在（0.6~1.2）V 范圍變化時(shí)，和文獻(xiàn)[16] 和[21] 相比，本比較器的SFDR分別提升14 dB 與8.8 dB。

動(dòng)態(tài)比較器是SAR ADC 設(shè)計(jì)中的一個(gè)關(guān)鍵單元，隨著CMOS 工藝尺寸不斷縮小，動(dòng)態(tài)比較器的速度不斷提升，文獻(xiàn)^[17-19] 給出了幾種高速動(dòng)態(tài)比較器的結(jié)構(gòu)，但是，比較器的等效輸入噪聲隨著比較器的速度增加而增加。為了實(shí)現(xiàn)高速低噪聲比較器，本文提出了一種比較器結(jié)構(gòu)，如圖7（a）所示，使用了互補(bǔ)型輸入結(jié)構(gòu)，針對(duì)輸入管M1、M2、M3 和M4 采用了襯底電壓自舉技術(shù)。比較器的輸出波形示意圖如圖7（b）所示，當(dāng)輸出信號(hào)D_p 和D_n 的值很接近時(shí)，比較器對(duì)噪聲很敏感，此時(shí)，比較器輸入級(jí)的MOS 工作在飽和區(qū)，此時(shí)，比較器可以看作1 個(gè)放大器，等效輸入噪聲可近似表示為：

圖8 跨導(dǎo)與漏電流隨耦合電容變化情況

這里的和分別表示比較器的等效輸入和輸出噪聲，R_OUT 表示比較器第1 級(jí)的輸出阻抗，gm 表示第1 級(jí)輸入級(jí)的跨導(dǎo)，為了實(shí)現(xiàn)低噪聲要求，需要更大的輸入級(jí)跨導(dǎo)或者更高的增益，通過(guò)增加輸出阻抗來(lái)提高增益使帶寬降低，從而影響速度。因此，可通過(guò)提高比較器第1 級(jí)跨導(dǎo)的方式來(lái)抑制噪聲。NMOS 管的跨導(dǎo)表達(dá)式可表示為：

圖9 比較器延遲對(duì)比情況

n 和COX 分別為電子遷移率和MOS 管氧化層電容，W/L 為MOS 管的寬長(zhǎng)比，VGS，VSB 和VTH 分別為MOS管的柵- 源電壓，源- 襯底電壓和閾值電壓，其余值為常數(shù)。當(dāng)比較器工作在復(fù)位狀態(tài)時(shí)，clk1 和clk1n 分別為0 和1，M8 和M9 導(dǎo)通，M1 和M2 的襯底電壓（VB1）為0，M4 和M5 的襯底電壓（VB2）為1。當(dāng)比較器進(jìn)入比較狀態(tài)后，clk1 從0 變?yōu)?，M8 和M9 被clk1 和clk1n 關(guān)斷。因此，VB1 和VB2 的電壓分別被C1 和C2 耦合。這表明M1 和M2 的襯底電壓會(huì)增加，M4 和M5 的襯底電壓會(huì)降低。使M1、M2、M4 和M5 的閾值電壓降低，增加輸入管的跨導(dǎo)gm，從而達(dá)到降低比較器等效輸入噪聲的目的。因此，比較器速度和噪聲之間的矛盾被緩解了，襯底耦合電壓VB1、VB2 和C1、C2 之間的對(duì)應(yīng)關(guān)系如圖7（c）所示?？鐚?dǎo)與漏電流隨耦合電容變化情況如圖8 所示，隨著C1 和C2 從0 變化到4 fF，跨導(dǎo)增加了51%，此時(shí)的漏電流小于1.5 nA。為了對(duì)文獻(xiàn)^[18-20] 中比較器和該論文提供的比較器的性能進(jìn)行對(duì)比，在65 nm CMOS 工藝下，對(duì)上述4 種結(jié)構(gòu)的比較器進(jìn)行了設(shè)計(jì)，該論文結(jié)構(gòu)中的C1 和C2 取值為4 fF。4 種比較器的后仿真延遲對(duì)比如圖9 所示，由圖9 可知，本論文提出的比較器的速度最快，其速度分別為文獻(xiàn)^[18] 和^[19] 的1.3 倍和1.2 倍，和文獻(xiàn)[21] 相比，平均延時(shí)被壓縮了17%。本論文提出的比較器結(jié)構(gòu)與文獻(xiàn)^[19] 和^[20]中比較器結(jié)構(gòu)的噪聲仿真對(duì)比如圖10 所示，本論文所提出的比較器結(jié)構(gòu)和文獻(xiàn)^[19] 和^[20] 相比，等效輸入噪聲分別減小了25% 和40%。

圖11 ADC芯片照片

4   電路測(cè)試結(jié)果

本文提出的SAR ADC 基于標(biāo)準(zhǔn)65 nm CMOS 工藝設(shè)計(jì)，圖11 為芯片照片，核心面積為0.13 mm×0.18 mm，靜態(tài)誤差如圖12 所示，DNL 為-0.75/+0.47 LSB，INL為-0.97/+0.93 LSB。輸入信號(hào)頻率為10 MHz 時(shí)，如圖13 所示，由于受到采樣開(kāi)關(guān)寄生電容影響，未采用本文技術(shù)的SFDR 僅為65 dB，同時(shí)受到比較器噪聲影響，SNDR 僅為54.6 dB。如圖14 所示，采用本文技術(shù)不僅提高了采樣開(kāi)關(guān)線性度，同時(shí)減小了比較器噪聲，SFDR 與SNDR 分別提升了9 dB 和4.3 dB。

圖12 DNL和INL測(cè)試結(jié)果

圖13 沒(méi)有采用本技術(shù)動(dòng)態(tài)性能低頻測(cè)試結(jié)果

圖14 采用本技術(shù)動(dòng)態(tài)性能低頻測(cè)試結(jié)果

圖15 采用本技術(shù)動(dòng)態(tài)性能高頻測(cè)試結(jié)果

采用本技術(shù)動(dòng)態(tài)性能高頻測(cè)試結(jié)果如圖15 所示，在萊奎斯特輸入頻率下，SFDR 為69 dB、SNDR 為56 dB。表1 為本設(shè)計(jì)SAR ADC 與其他研究進(jìn)行對(duì)比的結(jié)果，通過(guò)對(duì)比可知：本設(shè)計(jì)在較高的采樣速度下，有更好的線性度，更低的功耗和更低的優(yōu)值（FoM）。

表1 SAR ADC主要性能參數(shù)對(duì)比

5   結(jié)束語(yǔ)

本設(shè)計(jì)通過(guò)采用采樣管p 阱浮空技術(shù)，大大提升了采樣開(kāi)關(guān)線性度，通過(guò)比較器輸入管的襯底電壓耦合技術(shù)，比較器不僅實(shí)現(xiàn)高速工作，同時(shí)實(shí)現(xiàn)低噪聲性能。通過(guò)上述技術(shù)，設(shè)計(jì)了一個(gè)10 位160 MSPS 采樣率的SAR ADC，在萊奎斯特采樣率下，SFDR 為69 dB，SNDR 為55.6 dB，功耗僅為2 mW，優(yōu)值為25.4 J/ 步。測(cè)試結(jié)果表明，上述技術(shù)提升了高速SAR ADC 的性能。

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（本文來(lái)源于《電子產(chǎn)品世界》雜志2021年12月期）