Chiplet之間如何通信？臺積電是這樣干的

最近日趨熱門的異構(gòu)和multi-die  2.5D封裝技術(shù)推動了一種新型的接口的產(chǎn)生，那就是超短距離（ultra-short reach ：USR），其電氣特性與傳統(tǒng)的印刷電路板走線有很大不同。長而有損的連接需要使用SerDes IP的串行通信通道，而短距離接口則支持并行總線體系結(jié)構(gòu)。

SerDes信號需要端接（50 ohm），以最大程度地減少反射并減少遠(yuǎn)端串?dāng)_，從而增加功耗。2.5D封裝內(nèi)的電氣短路接口無需端接。相比于“recovering”嵌入在串行數(shù)據(jù)流中的時鐘，并具有相關(guān)的時鐘數(shù)據(jù)恢復(fù)（CDR）電路面積和電源，這些并行接口可以使用更簡單的“時鐘轉(zhuǎn)發(fā)”電路設(shè)計，以使得提供傳輸?shù)臅r鐘信號帶有一組N個數(shù)據(jù)信號。

該接口的另一個優(yōu)點是，大大降低了芯片之間的靜電放電保護（ESD）的電路設(shè)計要求。內(nèi)部封裝連接將具有較低的ESD電壓應(yīng)力約束，從而節(jié)省了大量I / O電路面積（并顯著減少了I / O寄生效應(yīng)）。

2.5D封裝中裸片之間獨特的接口設(shè)計要求驅(qū)動使用“小芯片”，因為不需要SerDes鏈接的全芯片設(shè)計開銷。然而，迄今為止，已經(jīng)有很多用于這些USR接口的電路和物理實現(xiàn)方法。

在最近舉行的VLSI 2020研討會的邀請演講中，臺積電提出了他們關(guān)于并行總線，時鐘轉(zhuǎn)發(fā)架構(gòu)的提案“ LIPINCON”，該架構(gòu)是“l(fā)ow-voltage, in-package interconnect”的縮寫。本文簡要回顧了該演示文稿的重點。

短距離接口設(shè)計的關(guān)鍵參數(shù)是：

每個引腳的數(shù)據(jù)速率：取決于走線長度/插入損耗，功耗，所需的電路時序裕度

總線寬度：帶有模塊化以定義子通道

能源效率：以pJ /位為單位，不僅包括I / O驅(qū)動器/接收器電路，還包括任何其他數(shù)據(jù)預(yù)取/排隊和/或編碼/解碼邏輯

“Beachfront” （線性）和面積效率：測量小芯片上每個線性邊緣和面積周長的總數(shù)據(jù)帶寬，即Tbps / mm和Tbps / mm ** 2；取決于信號凸點間距，以及2.5D基板上金屬再分布層的數(shù)量和間距，它定義了可以布線信號跡線的凸點行數(shù)–請參見下圖

延遲：另一個性能指標(biāo)；數(shù)據(jù)傳輸啟動與接收之間的時間，以傳輸周期的“單位間隔”為單位

架構(gòu)師正在尋求最大程度地提高總數(shù)據(jù)帶寬（總線寬度*數(shù)據(jù)速率），同時實現(xiàn)非常低的每位功耗。無論小芯片接口是在多個處理器（或SoC）之間，處理器到內(nèi)存還是處理器到I / O控制器功能之間，這些關(guān)鍵設(shè)計措施都適用。

物理信號的實現(xiàn)方式會有所不同，具體取決于封裝技術(shù)。具有硅中介層的2.5D封裝的信號RDL將利用可用的更精細(xì)的金屬間距（例如，TSMC的CoWoS）。對于利用重組芯片襯底嵌入芯片的多芯片封裝，RDL層要厚得多，間距要大（例如，TSMC的InFO）。下圖說明了與CoWoS和InFO設(shè)計相關(guān)的典型信號走線屏蔽（和無屏蔽），以及相應(yīng)的信號插入和遠(yuǎn)端串?dāng)_損耗。

下圖示意性地說明了臺積電LIPINCON IP定義的關(guān)鍵特性。

采用0.3V的低信號擺幅接口（也節(jié)省了功率）。

數(shù)據(jù)接收器使用帶有基準(zhǔn)輸入的簡單差分電路來設(shè)置開關(guān)閾值（例如150mV）。

時鐘/選通信號與數(shù)據(jù)信號（子信道）一起轉(zhuǎn)發(fā)；接收器利用簡單的延遲鎖定環(huán)（DLL）來“鎖定”該時鐘。

簡而言之，DLL是一個獨特的電路，它由相同延遲單元的（偶數(shù)個）鏈組成。下圖顯示了延遲鏈的示例。通過調(diào)制輸入到各級輸入反相器（即“電流不足”的反相器）中的串聯(lián)nFET和pFET器件的電壓，可以動態(tài)調(diào)節(jié)各級的開關(guān)延遲。（其他延遲鏈實現(xiàn)會動態(tài)修改每個級輸出上相同的電容負(fù)載，而不是調(diào)整每個級的內(nèi)部晶體管驅(qū)動強度。）

DLL中的“回路”由相位檢測器（帶低通濾波器的XOR型邏輯）形成，該檢測器將輸入時鐘與鏈的最終輸出進行比較。輸入時鐘相對于鏈輸出的超前或滯后特性可調(diào)節(jié)逆變器控制電壓。因此，鏈的總延遲與輸入時鐘緊密相關(guān)。DLL鏈中每一級的（相等）延遲提供對應(yīng)于輸入時鐘信號特定相位的輸出。使用適當(dāng)?shù)南辔惠敵鲈诮邮掌饔|發(fā)器中捕獲并行數(shù)據(jù)，這是一種補償接口上任何數(shù)據(jù)到時鐘偏移的方法。

臺積電IP團隊針對SoC到內(nèi)存接口的特定情況開發(fā)了一種創(chuàng)新方法。存儲器小芯片不一定需要嵌入DLL來捕獲信號輸入。對于非常寬的接口——例如，將512個地址，256個數(shù)據(jù)位分成多個子通道——成本敏感型存儲芯片中DLL電路的開銷會很高。如下圖所示，在SoC中出現(xiàn)了DLL相位輸出，它用作存儲器寫周期的輸入選通脈沖。（圖中還顯示了存儲器讀取路徑，該路徑說明了如何將來自存儲器的數(shù)據(jù)選通脈沖連接到read_DLL電路輸入。）

對于并行LIPINCON接口，與信號串?dāng)_相關(guān)的同時開關(guān)噪聲（SSN）是一個問題。對于上述的屏蔽（CoWoS）和非屏蔽（InFO）RDL信號連接，TSMC給出的結(jié)果說明了這種低擺幅信號的串?dāng)_非常易于管理。

可以肯定的是，設(shè)計人員可以選擇在小芯片之間開發(fā)邏輯接口，這些小接口使用數(shù)據(jù)編碼來最大程度地減少連續(xù)周期中的信號轉(zhuǎn)換活動。最簡單的方法是添加數(shù)據(jù)總線反轉(zhuǎn)（DBI）編碼，這樣就可以將下一個周期中的數(shù)據(jù)與當(dāng)前數(shù)據(jù)進行比較，并使用真實值或反轉(zhuǎn)值進行傳輸以最大程度地減少開關(guān)活動。小芯片之間的附加DBI信號將這一決定發(fā)送給接收器，以對值進行解碼。

異構(gòu)2.5D封裝的開發(fā)依賴于已知的優(yōu)質(zhì)芯片/小芯片（KGD）的集成。但是，通過增加冗余通道可以提高最終封裝的組裝良率，該冗余通道可以在封裝測試后選擇（理想的是內(nèi)置自檢）。臺積電的演示文稿包括可以整合到小芯片設(shè)計中的冗余通道拓?fù)涞氖纠?。下圖說明了用于將冗余的硅通孔（TSV）插入互連的兩種架構(gòu)。當(dāng)設(shè)計小芯片之間的接口時，這將是封裝良率與電路開銷的折衷。

在基于SerDes的設(shè)計中，完整的電路和PCB互連提取以及仿真用于分析信號損耗。針對接收器感測放大器的電壓差分析了信號抖動和幅度的變化。還進行了基于硬件實驗室的探測，以確保在接收器處進行適當(dāng)?shù)摹氨犙邸保ā癳ye opening”）以捕獲數(shù)據(jù)。

臺積電強調(diào)，這種接口驗證對于2.5D封裝技術(shù)不可行。如下圖所示，他們的IP團隊開發(fā)了一種新穎的方法，將變體引入LIPINCON發(fā)送驅(qū)動器和接收捕獲電路中，以創(chuàng)建用于硬件驗證的等效眼圖。

臺積電的演講提到，他們的一些客戶已經(jīng)為USR接口設(shè)計開發(fā)了自己的IP實現(xiàn)。一個示例顯示了一個非常低的擺幅（0.2V）電氣定義，它是“以地面為參考”的（例如，信號擺幅高于和低于地面）。

但是，對于尋求利用高級封裝而又沒有設(shè)計資源來“自行開發(fā)”芯片接口電路的無晶圓廠客戶而言，TSMC LIPINCON IP定義是一種極具吸引力的選擇。而且，坦率地說，考慮到臺積電能夠提供的支持，該定義可能會有助于加速尋求捕獲IP和小芯片設(shè)計市場機會的開發(fā)商中的“標(biāo)準(zhǔn)”電氣定義

作者：張競揚-摩爾精英CEO

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來源：雪球
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