為了實(shí)現(xiàn)更小、更快、更節(jié)能,芯片制造經(jīng)歷了什么?
每隔幾個(gè)月就會(huì)有更新?lián)Q代的電子產(chǎn)品問世。它們通常更小、更智能,不僅擁有更快的運(yùn)行速度與更多帶寬,還更加節(jié)能,這一切都要?dú)w功于新一代先進(jìn)的芯片和處理器。
跨入數(shù)字化時(shí)代,我們?nèi)缤嘈盘柮魈煲欢〞?huì)升起那樣,確信新設(shè)備會(huì)不斷地推陳出新。而在幕后,則是工程師們積極研究半導(dǎo)體技術(shù)路線圖,以確保新設(shè)備所需的下一代芯片能夠就緒。
很長(zhǎng)一段時(shí)間以來,芯片的進(jìn)步都是通過縮小晶體管的尺寸來實(shí)現(xiàn)的,這樣就可以在一片晶圓上制造更多晶體管,從而使晶體管的數(shù)量在每12-24個(gè)月翻一番——這就是眾所周知的“摩爾定律”。多年來,為了跟上時(shí)代的步伐,整個(gè)行業(yè)進(jìn)行了諸多重大的創(chuàng)新,包括銅/低k互連、新型晶體管材料、多重圖形化方案和三維(3D)架構(gòu)。
開發(fā)3D結(jié)構(gòu)的轉(zhuǎn)變帶來了新的挑戰(zhàn),隨著深寬比的增加,挑戰(zhàn)也在加劇。你可能已經(jīng)想到,3D架構(gòu)需要從器件設(shè)計(jì)上做根本性改變,需要新的材料、新的沉積和刻蝕方法來實(shí)現(xiàn)。在本文中,我們將帶大家一起回顧半導(dǎo)體行業(yè)在實(shí)現(xiàn)3D架構(gòu)過程中的重要里程碑。
準(zhǔn)備階段:平面工藝
創(chuàng)建集成電路最初是一個(gè)二維的問題:取一塊平坦的硅片,在表面放置各種結(jié)構(gòu),用導(dǎo)線將它們連接起來。這是通過沉積一層層的材料,利用光刻技術(shù)對(duì)其進(jìn)行圖形化處理,并在暴露的區(qū)域刻蝕出必要的特征來完成的。這曾是電子工業(yè)的一個(gè)巨大突破。
隨著技術(shù)需求的不斷發(fā)展,需要在更緊湊的空間中構(gòu)建更多的電路,以支持更小的結(jié)構(gòu)。過去相對(duì)直接的過程變得越來越復(fù)雜。
隨著創(chuàng)建2D結(jié)構(gòu)的成本不斷增加,以及在二維平面上進(jìn)行微縮的可行方法逐漸枯竭,3D結(jié)構(gòu)變得越來越有吸引力。半導(dǎo)體行業(yè)早在十多年前就開始開發(fā)早期的選擇性刻蝕應(yīng)用以支持3D技術(shù),并不斷擴(kuò)展,從封裝到非易失性存儲(chǔ)器甚至晶體管本身。
晶體管走向3D
許多電子系統(tǒng)的主力都是晶體管。在過去,晶體管一直是扁平結(jié)構(gòu),其特性由晶體管通道的寬度和長(zhǎng)度決定。晶體管性能由放置在通道上的柵極控制,不過這只能提供有限的控制,因?yàn)橥ǖ赖牧硪贿吅偷撞坎皇芸刂啤?/p>
從平面轉(zhuǎn)向3D的第一步是為通道設(shè)計(jì)一個(gè)鰭,它可以由三面的柵極控制。不過,為了實(shí)現(xiàn)最優(yōu)控制,需要接觸到晶體管的所有四面,因而推動(dòng)了全包圍柵極(GAA)晶體管的發(fā)展。在GAA結(jié)構(gòu)中,多根導(dǎo)線或多個(gè)薄片相互堆棧在一起,柵極材料完全包圍著通道。
閃存提升
向3D的轉(zhuǎn)變?cè)缭?0年前就被應(yīng)用于NAND閃存,當(dāng)時(shí)內(nèi)存位的水平字符串是向上堆棧的。
垂直結(jié)構(gòu)由交替的薄層材料和盡可能多的工藝層堆棧而成。在構(gòu)建這樣的結(jié)構(gòu)時(shí),至少在兩方面需要特別小心:第一,每一層都必須厚度均勻,并且非常平整,使每層中的位都與其他位具有相同的尺寸;第二,各層必須相互連接——這需要先建構(gòu)一層堆棧并通過刻蝕在堆棧中進(jìn)行鉆孔,然后用適當(dāng)?shù)倪B接材料來填充這些孔,從而完成這樣的結(jié)構(gòu)。這其中,無論是刻蝕還是沉積工藝都極具挑戰(zhàn)性,需要精確的執(zhí)行。
這些挑戰(zhàn)限制了堆棧的層數(shù),因此需要采用新的方法來增加層數(shù)。
展望未來:3D DRAM
動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM) 的物理機(jī)制與3D NAND完全不同,所用的方法也做了徹底的改變。
DRAM需要高容量的電容器,這對(duì)于在2D陣列中進(jìn)行精確構(gòu)建是一個(gè)挑戰(zhàn)。垂直堆棧的難度更大,還需要更多研發(fā)以找到經(jīng)濟(jì)的方法來將電介質(zhì)和活性硅堆棧在一起。光刻可能需要同時(shí)影響多層——目前還沒有可量產(chǎn)的工藝。
3D封裝越來越受歡迎
芯片經(jīng)過封裝后被放置在印制電路板(PCB)上。在過去,封裝只是為了保護(hù)脆弱的硅芯片,并將其連接到電路板上。如今,封裝通常包含多個(gè)芯片,隨著縮小芯片占用空間的需求提升,封裝也開始轉(zhuǎn)向3D。
3D封裝要求芯片被堆棧起來,這涉及到芯片之間的密集連接——這種連接可以提高信號(hào)速度,因?yàn)樗鼈兌痰枚啵挚梢酝瑫r(shí)傳輸更多信號(hào)。然而,在兩個(gè)以上芯片的堆棧中,其中一些信號(hào)還需要通過傳導(dǎo)通道連接到堆棧更高的芯片,這些通道被稱為“硅通孔”(TSVs)。
3D芯片堆棧重要的終端市場(chǎng)應(yīng)用一直在內(nèi)存領(lǐng)域——高帶寬內(nèi)存 (HBM) 是最為常見的。內(nèi)存芯片還可以被堆棧到CPU或其他邏輯芯片上,以加快從內(nèi)存中獲取數(shù)據(jù)的速度。
如今,3D是微縮的必要條件
在解決半導(dǎo)體制造中的所有微縮限制時(shí),考慮3D已成為標(biāo)準(zhǔn)做法。雖然3D可能不是解決所有問題的選擇,但它在上述應(yīng)用中特別有用。
每一個(gè)新的應(yīng)用都伴隨著如何構(gòu)建的難題,這需要?jiǎng)?chuàng)新的思維和硅工藝領(lǐng)域的持續(xù)發(fā)展,半導(dǎo)體制造設(shè)備就是芯片行業(yè)不斷實(shí)現(xiàn)3D結(jié)構(gòu)的主要推動(dòng)者。
評(píng)論