<meter id="pryje"><nav id="pryje"><delect id="pryje"></delect></nav></meter>
          <label id="pryje"></label>

          新聞中心

          EEPW首頁 > EDA/PCB > 業(yè)界動態(tài) > 臺積電2nm工藝提升不大:密度僅提升10%

          臺積電2nm工藝提升不大:密度僅提升10%

          作者: 時間:2022-06-19 來源:ZOL 收藏

          日前,全面公開了旗下的3nm及工藝技術指標,相比3nm工藝,在相同功耗下,速度快10~15%;相同速度下,功耗降低25~30%。性能及功耗看著還不錯,但工藝在晶體管密度上擠牙膏,只提升了10%,按照摩爾定律來看的話,新一代工藝的密度提升是100%才行,實際中也能達到70-80%以上才能算新一代工藝。

          本文引用地址:http://www.ex-cimer.com/article/202206/435318.htm

          沒有解釋為何2nm的密度提升如此低,很有可能跟使用的納米片電晶體管(Nanosheet)技術有關,畢竟這是新一代晶體管結構,考驗很多。

          密度僅提升10% 臺積電2nm工藝擠牙膏:Intel要贏回來了

                                
          密度提升只有10%的話,對蘋果及、AMD、高通、NVIDIA等客戶來說,這是不利于芯片提升的,要么就只能將芯片面積做大,這無疑會增加成本。更重要的是,臺積電表示2nm工藝要到2025年才能量產,意味著芯片出貨都要2026年了,4年后才能看到,工藝升級的時間也要比之前的5nm、3nm更長。

          臺積電在2nm工藝上的擠牙膏,倒是給了Intel一個機會,因為后者預計在2024年就要量產20A工藝及改進版的18A工藝了,同樣也是“2nm”級別的。目前兩家的2nm工藝都是PPT上的,但是臺積電這次的2nm工藝表現不盡如人意,這讓Intel勵志重回半導體工藝第一的目標有了可能。



          關鍵詞: 臺積電 2nm

          評論


          相關推薦

          技術專區(qū)

          關閉
          看屁屁www成人影院,亚洲人妻成人图片,亚洲精品成人午夜在线,日韩在线 欧美成人 (function(){ var bp = document.createElement('script'); var curProtocol = window.location.protocol.split(':')[0]; if (curProtocol === 'https') { bp.src = 'https://zz.bdstatic.com/linksubmit/push.js'; } else { bp.src = 'http://push.zhanzhang.baidu.com/push.js'; } var s = document.getElementsByTagName("script")[0]; s.parentNode.insertBefore(bp, s); })();