Intel 4制程技術(shù)細(xì)節(jié)曝光 具備高效能運(yùn)算先進(jìn)FinFET

英特爾近期于美國(guó)檀香山舉行的年度VLSI國(guó)際研討會(huì)，公布Intel 4制程的技術(shù)細(xì)節(jié)。相較于Intel 7，Intel 4于相同功耗提升20％以上的效能，高效能組件庫(kù)（library cell）的密度則是2倍，同時(shí)達(dá)成兩項(xiàng)關(guān)鍵目標(biāo)：它滿(mǎn)足開(kāi)發(fā)中產(chǎn)品的需求，包括PC客戶(hù)端的Meteor Lake，并推進(jìn)先進(jìn)技術(shù)和制程模塊。
 

英特爾公布Intel 4制程的技術(shù)細(xì)節(jié)。
對(duì)于英特爾的4年之路，Intel 4是如何達(dá)成這些效能數(shù)據(jù)？ Intel 4于鰭片間距、接點(diǎn)間距以及低層金屬間距等關(guān)鍵尺寸（Critical Dimension），持續(xù)朝向微縮的方向前行，并同時(shí)導(dǎo)入設(shè)計(jì)技術(shù)偕同優(yōu)化，縮小單一組件的尺寸。透過(guò)FinFET材料與結(jié)構(gòu)上的改良提升效能，Intel 4單一N型半導(dǎo)體或是P型半導(dǎo)體，其鰭片數(shù)量從Intel 7高效能組件庫(kù)的4片降低至3片。綜合上述技術(shù)，使得Intel 4能夠大幅增加邏輯組件密度，并縮減路徑延遲和降低功耗。
Intel 7已導(dǎo)入自對(duì)準(zhǔn)四重成像技術(shù)（Self-Aligned Quad Patterning、SAQP）和主動(dòng)組件閘極上接點(diǎn)（Contact Over Active Gate、COAG）技術(shù)來(lái)提升邏輯密度。前者透過(guò)單次微影和兩次沉積、蝕刻步驟，將晶圓上的微影圖案縮小4倍，且沒(méi)有多次微影層迭對(duì)準(zhǔn)的問(wèn)題；后者則是將閘極接點(diǎn)直接設(shè)在閘極上方，而非傳統(tǒng)設(shè)在閘極的一側(cè)，進(jìn)而提升組件密度。Intel 4更進(jìn)一步加入網(wǎng)格布線方案（gridded layout scheme），簡(jiǎn)單化并規(guī)律化電路布線，提升效能同時(shí)并改善生產(chǎn)良率。
隨著制程微縮，晶體管上方的金屬導(dǎo)線、接點(diǎn)也隨之縮?。粚?dǎo)線的電阻和線路直徑呈現(xiàn)反比，該如何維持導(dǎo)線效能抑是需要克服的壁壘。Intel 4采用新的金屬配方稱(chēng)之為強(qiáng)化銅（Enhanced Cu），使用銅做為導(dǎo)線、接點(diǎn)的主體，取代Intel 7所使用的鈷，外層再使用鈷、鉭包覆；此配方兼具銅的低電阻特性，并降低自由電子移動(dòng)時(shí)撞擊原子使其移位，進(jìn)而讓電路失效的電遷移（electromigration）現(xiàn)象，為Intel 3和未來(lái)的制程打下基礎(chǔ)。
將光罩圖案成像至晶圓上的最重要改變，可能是在于廣泛的使用EUV來(lái)簡(jiǎn)化制程。英特爾不僅在現(xiàn)有良好解決方案中的最關(guān)鍵層使用EUV，而且在Intel 4的較高互連層中使用EUV，以大幅度減少光罩?jǐn)?shù)量和制程步驟。其降低制程的復(fù)雜性，亦同步替未來(lái)制程節(jié)點(diǎn)建立技術(shù)領(lǐng)先地位及設(shè)備產(chǎn)能，英特爾將在這些制程更廣泛地使用EUV，更將導(dǎo)入全球第一款量產(chǎn)型高數(shù)值孔徑（High-NA）EUV系統(tǒng)。