支持下一代 SoC 和存儲器的工藝創(chuàng)新

本文將解析使 3D NAND、高級 DRAM 和 5nm SoC 成為可能的架構(gòu)、工具和材料。

要提高高級 SoC 和封裝（用于移動應(yīng)用程序、數(shù)據(jù)中心和人工智能）的性能，就需要對架構(gòu)、材料和核心制造流程進行復(fù)雜且代價高昂的更改。

正在考慮的選項包括新的計算架構(gòu)、不同的材料，包括更薄的勢壘層和熱預(yù)算更高的材料，以及更高縱橫比的蝕刻和更快的外延層生長。挑戰(zhàn)在于如何以不偏離功率、性能和面積/成本 (PPAC) 曲線太遠的方式組合這些。

當(dāng)今的頂級智能手機使用集成多種低功耗、高性能功能的移動 SoC 平臺，包括一個或多個 CPU 內(nèi)核、GPU、AI 引擎、DSP 和其他外形緊湊的設(shè)備。例如，高通新的驍龍 888 5G 平臺采用三星的 5 納米 finFET 技術(shù)制造，最近通過工藝改進和設(shè)計技術(shù)協(xié)同優(yōu)化針對 CPU 性能和高良率進行了優(yōu)化。

將工作芯片拿出來是一項挑戰(zhàn)。美光團隊表示，鰭間距、柵極間距和金屬間距以及 SRAM 單元面積的激進尺寸縮放最初導(dǎo)致了多個工藝熱點。減輕最重要的系統(tǒng)缺陷需要接觸、柵極和外延協(xié)同優(yōu)化。Metal-1 到 Metal-2 的空隙通過 OPC 調(diào)整和嚴格的在線過程控制得到解決?！概c初始基線相比，低壓操作模式下的良率損失減少了 5 倍，對多個模塊進行了測試和工藝集成優(yōu)化，包括間隔/襯墊優(yōu)化、器件 Vt 居中、新的 OPC 掩模和更換金屬柵極 (RMG) 清潔，」他們在最近的 IEDM 會議上發(fā)表的一篇論文中寫道。「設(shè)計和 DFT 修改有效地減少了更嚴格的 V min 的電阻故障低壓配電?！?/p>

動態(tài)電壓篩選和極低電壓存儲器修復(fù)有助于消除異常值，增加規(guī)格余量。5nm CPU 在與 7nm 設(shè)備相同的功耗下實現(xiàn)了 10% 以上的性能提升，或者在相同速度下功耗降低了 15%。

為了支持全天的電池壽命，通過外延層前端源極和漏極調(diào)整以及柵極氧化物工程解決了總功率問題。在鰭片、多晶硅、源極/漏極和 RMG 模塊的幾個工藝步驟中進行了晶圓內(nèi)工藝負載改進（見圖 1）。通過最小化阻擋層的影響、創(chuàng)建具有統(tǒng)一高度的通孔和優(yōu)化蝕刻停止（參見圖 2），中間線和 BEOL 互連針對較低的 RC 進行了優(yōu)化。美光團隊補充說，第二年的工藝改進提供了功率性能優(yōu)勢，包括通過進一步的柵極優(yōu)化、FEOL 蓋層減少和 MOL 電阻降低使用相同設(shè)計提高 5% 的速度。

圖 2：阻擋層、通孔高度和蝕刻停止層的調(diào)整將 RC 常數(shù)降低了 5%。來源：高通/IEEE IEDM

擴展 3D NAND

3D NAND 現(xiàn)在在 PC、移動設(shè)備和數(shù)據(jù)中心中無處不在，并且正在迅速進入汽車和神經(jīng)網(wǎng)絡(luò)應(yīng)用。3D 配置中的電荷捕獲閃存 (CTF) 通過堆疊字線、使用大量沉積、蝕刻、填充和退火步驟以及更少的光刻圖案化步驟（相對于邏輯）以低成本擴展。位密度每年大幅增加 30%。

為了顯著減小裸片尺寸，所有領(lǐng)先的 NAND 制造商都開始在存儲器陣列下方制造 CMOS 外圍電路。三星率先在 2010 年左右將其外圍單元 (COP) V-NAND 推向市場，顯著縮小了裸片尺寸。但增加位密度背后的持續(xù)縮放引擎是重復(fù)的層堆?！褂枚鄠€沉積步驟、高縱橫比蝕刻和高 AR 填充能力來加速陣列（層）中存儲字線的數(shù)量。三星、美光和海力士的這些層數(shù)超過 200，它們都制定了到 2030 年達到 1000 層的路線圖。

Russ Meyer 和 Micron 的同事在最近的 IEDM 上討論了幾個可以進一步提高 NAND 位密度和性能的旋鈕，包括替代塊架構(gòu)、新的單元薄膜和間距縮放選項?！?D NAND 繼續(xù)提供甚至加速數(shù)據(jù)行業(yè)所需的 NAND 縮放趨勢，部分原因是其更大的柵極面積和改進的環(huán)柵 (GAA) 架構(gòu)的靜電?！?繼續(xù)沿著這條道路前進，將在未來 5 到 6 年內(nèi)實現(xiàn) 1000 層，芯片厚度接近 100μm，這對許多應(yīng)用來說是無法接受的。

通過增加 50% 以上的 WL 層（字線充當(dāng)柵極并圍繞柱狀溝道），該結(jié)構(gòu)可能會出現(xiàn)擺動和不穩(wěn)定。這反過來又會導(dǎo)致諸如字線泄漏、單元形成問題和位線接觸未對準(zhǔn)之類的故障。美光正在探索的一種策略是將 9 柱塊更改為 19 柱塊，其結(jié)構(gòu)寬度約為 2 倍，并且與多家制造商使用的當(dāng)前 4 柱選擇門（子塊）的塊架構(gòu)兼容（見圖 3）。這一變化使單元面積減少了 9%。

圖 3：例如，與從傳統(tǒng)的 9 柱結(jié)構(gòu)（柱行/塊）到 19 柱的變化相關(guān)的 NAND 陣列縮放可使塊縮小 9%，這與 4 柱子塊兼容。來源：美光/IEEE IEDM

XY 縮放在平面 NAND 中遇到了極限，而 3D NAND 正在接近它。其他問題包括由電池間耦合（即噪聲）引起的器件退化。第一步，WL 柵極替換，對于 19 柱更寬的塊架構(gòu)變得更具挑戰(zhàn)性。犧牲層去除和 WL 金屬填充的縱橫比較大，導(dǎo)致較差的金屬臺階覆蓋（和較高的 WL 電阻），以及空隙和接縫中的污染。該小組發(fā)現(xiàn)，更薄的替代阻擋層金屬可以更好地防止雜質(zhì)，從而降低塊狀鎢填充物的電阻率。

陣列高度的增加也可以通過單元間距縮放來減輕，使柱之間的間距。蝕刻縱橫比確實隨著間距的縮小而適度增加，但更大的問題是在減小的通道寬度下對讀取性能的影響。需要新的集成方案。

美光團隊進一步表示，未來的 NAND 每個單元可以包含超過 4 位。然而，相對于體積位密度的增加，每個單元更多的位會導(dǎo)致每個狀態(tài)的電子數(shù)量損失更大?！甘紫葘㈦姵卦O(shè)備的尺寸（例如，最好是柱間距 XY 縮放）縮放到工藝能力的極限更為合理。創(chuàng)新的模塊架構(gòu)和 WL 驅(qū)動程序方案是未來節(jié)點的 3D NAND 性能可擴展性的關(guān)鍵，」他們總結(jié)道。

隨著公司繼續(xù)擴展 3D NAND，他們正在觀察 3D 閃存結(jié)構(gòu)中的應(yīng)力分布與電氣性能之間的關(guān)系。正如浦項科技大學(xué)和三星的論文所述，這些結(jié)構(gòu)由隧道氧化物、電荷捕獲氮化物、鎢和多晶硅通道組成，因此不同材料之間的晶格失配和熱失配會導(dǎo)致機械應(yīng)力（見圖 4）。熱退火確實會導(dǎo)致一些松弛，但這些日益受限的 3D NAND 結(jié)構(gòu)中的凈機械應(yīng)力仍然會對電氣性能產(chǎn)生很大影響。

圖 4：多重沉積、高縱橫比蝕刻和填充步驟創(chuàng)建電荷捕獲 NAND 堆疊。來源：IEEE J. EDS

有趣的是，模擬確定降低鎢的沉積溫度具有最顯著的影響，因為鎢施加的應(yīng)力遠遠超過其他薄膜施加的應(yīng)力，并且對溝道應(yīng)力的影響最大（見圖 5）。通過降低鎢沉積溫度（和應(yīng)力），多晶硅溝道的導(dǎo)帶和價帶移動，有效地提高了性能。

圖 5：多晶硅 (a)、鎢 (b)、氧化層 (c) 和電荷陷阱氮化物 (d) 的平均溝道應(yīng)力與導(dǎo)通電流變化的關(guān)系。來源：IEEE J. EDS

研究人員強調(diào)，相對于隧道氧化物 (SiO 2 ) 和多晶硅，電荷陷阱氮化物和鎢具有更高的 CTE（熱膨脹系數(shù)）。提高鎢和氮化物沉積溫度可有效地誘導(dǎo)壓應(yīng)力并降低導(dǎo)通電流，而不會影響器件的存儲器工藝窗口和閾值電壓。進一步的模擬表明，降低鎢沉積溫度是提高 NAND 性能的最佳手段。

有了所有這些窄的、高深寬比的孔，間隙填充成為 3D NAND 的關(guān)鍵需求也就不足為奇了——尤其是因為沉積溫度在 300°C 到 900°C 范圍內(nèi)。最近開發(fā)的一個例子是來自 Brewer Science 的旋涂碳材料，它已被用于填充 0.5 x 10μm 的溝槽，在 550°C 下熱處理 60 分鐘后沒有出現(xiàn)薄膜空洞、開裂或分層的跡象。熱穩(wěn)定的旋涂碳表現(xiàn)出最小的收縮和質(zhì)量損失。旋涂后，它使用軟烘烤和熱板固化，然后根據(jù)需要進行爐內(nèi)氮化。

為 AI、汽車擴展 DRAM

機器學(xué)習(xí)和 AI 以及汽車領(lǐng)域的應(yīng)用快速增長，需要增加 DRAM 的帶寬。這些外圍電路執(zhí)行不同的功能（即行/列解碼器、讀出放大器、I/O 數(shù)據(jù)緩沖器），因此需要具有低柵極泄漏、關(guān)斷電流和高擊穿電壓以及 DRAM 工藝兼容性的優(yōu)化晶體管。即使對于多晶硅/氧化物平面 FET 也是如此。在使用高 k 金屬柵極的 finFET 晶體管中，必須優(yōu)化流程以承受長時間的高溫退火（550°C 下 4 小時）并保持電氣特性。

圖 6：與后柵極高 k 替代金屬柵極工藝（右）相比，先柵極擴散和柵極置換（左）導(dǎo)致更高的閾值電壓和更少地用于功函數(shù)調(diào)整的金屬柵極選項。來源：imec/IEEE IEDM

imec 的 Elena Capogreco 及其同事最近展示了一種 14 納米高 k / 金屬柵極替換柵極方法，該方法可以在承受長時間退火的同時實現(xiàn)低于 0.2V 的 nMOS 閾值電壓?！赋藴p少熱預(yù)算外，與柵極優(yōu)先擴散和柵極替換方案（見圖 6）相比，使用 RMG 流程的另一個優(yōu)勢是增加了 nMOS 和 nMOS 之間 WFM（功函數(shù)金屬）工程的自由度?！?/p>

研究人員解釋說，雖然用于外圍 DRAM 電路的低成本 CMOS finFET 中的柵極優(yōu)先 HKMG 已經(jīng)實現(xiàn)，但由于高溫退火引起的費米能級引腳（特別是在 pMOS 器件上），閾值電壓相對較高。新的熱穩(wěn)定柵極堆疊包括 1nm 界面氧化物、1.9nm 氧化鉿、2nm TiN、5nm TiAl、3nm TiN 以及鎢 CVD 和 CMP。

目標(biāo)柵極長度為 30nm。一些加工經(jīng)驗教訓(xùn)包括需要用氮化硅覆蓋鎢以抑制退火引起的柵極氧化物退化。CMP 之后的氮化物覆蓋進一步封裝了金屬。通過在氮氣中對氧化鉿進行退火，然后進行犧牲硅帽退火以提高其熱穩(wěn)定性，優(yōu)化了 nMOS 的有效功函數(shù)。對于鑭偶極柵疊層，6 埃 LaO 通過 ALD 沉積，并用 2nm TiN 和 5nm 犧牲 a-Si 覆蓋。a-Si 的推進退火和濕法去除在 TiAl 和 W 下留下 TiN。加蓋的柵極堆疊經(jīng)受了 4 小時的 550° 至 600°C 退火。最終有效功函數(shù)為 4.4eV，柵極泄漏減少，有效氧化層厚度為 14 埃。使用環(huán)形振蕩器和 SRAM 演示了性能。

結(jié)論

3D NAND 縮放一直是移動設(shè)備功能的福音，芯片制造商正在繼續(xù)堆疊字線層以提高性能和位密度。最終，NAND 設(shè)備可能需要替代材料、新配置，甚至每個單元超過四位。

與此同時，5G SoC 繼續(xù)為手機用戶帶來高性能和長續(xù)航，似乎沒有任何直接限制。然而，這一切都不容易。晶體管和互連優(yōu)化都是擴展到 5nm 及更高工藝的關(guān)鍵，而針對低功耗和低泄漏優(yōu)化的外圍 DRAM 電路對高熱預(yù)算工藝更為敏感。好消息是功函數(shù)調(diào)整和更換高 k 金屬柵極似乎是推動因素。