延續摩爾定律：先進封裝進入3D堆疊CPU/GPU時代

隨著 AIGC、8K、AR/MR 等應用的不斷發展，3D IC 堆疊和 chiplet 異構集成已成為滿足未來高性能計算需求、延續摩爾定律的主要解決方案。

臺積電、英特爾等大廠近年來不斷加大對異構集成制造及相關研發的投入。此外，領先的 EDA 公司 Cadence 在行業中處于領先地位，推出了「Integrity 3D-IC」平臺，這是一個集設計規劃、實現和系統分析仿真工具為一體的集成解決方案，標志著向 3D 芯片堆疊邁出了重要一步。

2.5D 和 3D 封裝之間的差異

2.5D 和 3D 封裝技術的主要區別在于堆疊方式。

2.5D 封裝，所有芯片和被動元器件均在基板平面上方，至少有部分芯片和被動元器件安裝在中介層上（Interposer），在基板平面的上方有中介層的布線和過孔，在下方有基板的布線和過孔。2.5D 是特指采用了中介層進行高密度 I/O 互連的封裝，其特點是多 Die 集成和高密度性。中介層目前多采用硅材料，利用其成熟的工藝和高密度互連的特性。

3D 封裝和 2.5D 封裝的主要區別在于 2.5D 封裝是在中介層上進行布線和打孔，而 3D 封裝是直接在芯片上打孔和布線，電氣連接上下層芯片。所有芯片和被動元器件器件均位于基板平面上方，芯片堆疊在一起，在基板平面的上方有穿過芯片的硅通孔（TSV），在基板平面的下方有基板的布線和過孔。

3D Chiplet，這個概念應該是 AMD 在 2021 年 6 月份首先提出來的，應用在其 3D V-Cache 上，將包含有 64MB L3 Cache 的 chiplet 以 3D 堆疊的形式與處理器封裝在了一起。

從結構上來講，3D Chiplet 就是將 Chiplet 通過 3D TSV 集成在一起。另外，為了提高互連密度，3D Chiplet 采用了 no Bump 的垂直互連結構，因此其互連密度更高。

AMD 的 3D Chiplet 工藝的實現是由 TSMC 代工的，TSMC 稱之為 SoIC，屬于其 3D Fabric 的產品范疇，其鮮明的特點就是采用了 no Bump 的高密度垂直互連結構，參看下圖。

CPU 和 HBM 堆疊需求

隨著 AIGC、AR/VR、8K 等應用的快速發展，預計將產生大量的計算需求，特別是對能夠在短時間內處理大數據的并行計算系統的需求。為了克服 DDR SDRAM 的帶寬限制，進一步提升并行計算性能，業界越來越多地采用高帶寬內存（HBM）。這一趨勢導致了從傳統的「CPU+內存（如 DDR4）」架構向「芯片+HBM 堆疊」2.5D 架構的轉變。隨著計算需求的不斷增長，未來可能會通過 3D 堆疊實現 CPU、GPU 或 SoC 的集成。

HBM 3D 堆疊盛行，但 CPU 堆疊落后

HBM 于 2013 年推出，作為高性能 SDRAM 的 3D 堆疊架構。隨著時間的推移，多層 HBM 的堆疊在封裝中已經變得普遍，而 CPU/GPU 的堆疊卻沒有看到重大進展。

造成這種差異的主要原因可歸因于三個因素：1. 熱傳導，2. 熱應力，3. IC 設計。首先，3D 堆疊歷來在熱傳導方面表現不佳，這就是它主要用于內存堆疊的原因，因為內存操作產生的熱量比邏輯操作少得多。因此，當前存儲器堆疊產品所面臨的熱傳導問題在很大程度上可以被忽略。

其次，熱應力問題是由材料之間的熱膨脹系數 (CTE) 不匹配以及因芯片減薄和引入金屬層而引入的應力引起的。堆疊結構中復雜的應力分布對產品的可靠性具有顯著的負面影響。

最后，IC 設計面臨 EDA 工具缺乏的挑戰，因為傳統 CAD 工具不足以處理 3D 設計規則。開發人員必須創建自己的工具來滿足工藝要求，而 3D 封裝的復雜設計進一步增加了設計、制造和測試成本。

EDA 公司如何提供解決方案

Cadence 在 LIVE 中國臺灣 2023 年用戶年會上強調了其多年來在開發解決方案方面的努力。他們推出了 Clarity 3D 解算器、Celsius 熱解算器以及 Sigrity Signal and Power Integrity 等工具，可以解決熱傳導和熱應力模擬問題。當與 Cadence 的綜合 EDA 工具相結合時，這些產品有助于「Integrity 3D-IC」平臺的發展，有助于 3D IC 設計的開發。

「3D IC」代表了半導體開發的關鍵設計趨勢。然而，它比其他項目面臨更大的挑戰和復雜性。除了邏輯 IC 設計中的挑戰之外，還需要模擬和多物理場仿真。因此，跨平臺的設計工具是必不可少的。EDA 領導者 Cadence 提供的工具有望增強 3D IC 設計工具平臺，降低堆疊 CPU、GPU 或 SoC 的技術障礙，從而增強芯片計算性能。