芯片巨頭們已著手研發(fā)下一代CFET技術(shù)

外媒 eNewsEurope 報(bào)道，英特爾 (Intel) 和臺(tái)積電將在國(guó)際電子元件會(huì)議 (IEDM) 公布垂直堆疊式 (CFET) 場(chǎng)效晶體管進(jìn)展，使 CFET 成為十年內(nèi)最可能接替閘極全環(huán)電晶 (GAA ) 晶體管的下一代先進(jìn)制程。

英特爾的 GAA 設(shè)計(jì)堆疊式 CFET 晶體管架構(gòu)是在 imec 的幫助下開(kāi)發(fā)的，設(shè)計(jì)旨在增加晶體管密度，通過(guò)將 n 和 p 兩種 MOS 器件相互堆疊在一起，并允許堆疊 8 個(gè)納米片（RibbonFET 使用的 4 個(gè)納米片的兩倍）來(lái)實(shí)現(xiàn)更高的密度。目前，英特爾正在研究?jī)煞N類型的 CFET，包括單片式和順序式，但尚未確定最終采用哪一種，或者是否還會(huì)有其他類型的設(shè)計(jì)出現(xiàn)，未來(lái)應(yīng)該會(huì)有更多細(xì)節(jié)信息公布。

此前在 2021 年的「英特爾加速創(chuàng)新：制程工藝和封裝技術(shù)線上發(fā)布會(huì)」上，英特爾已經(jīng)確認(rèn)了 RibbonFET 將成歷史，在其 20A 工藝上，將引入采用 Gate All Around（GAA）設(shè)計(jì)的 RibbonFET 晶體管架構(gòu)，以取代自 2011 年推出的 FinFET 晶體管架構(gòu)。新技術(shù)將加快了晶體管開(kāi)關(guān)速度，同時(shí)實(shí)現(xiàn)與多鰭結(jié)構(gòu)相同的驅(qū)動(dòng)電流，但占用的空間更小。

雖然，大多數(shù)早期研究以學(xué)術(shù)界為主，但英特爾和臺(tái)積電等半導(dǎo)體企業(yè)現(xiàn)在已經(jīng)開(kāi)始這一領(lǐng)域的研發(fā)，借此積極探索這種下一代先進(jìn)晶體管技術(shù)。

英特爾表示，研究員建構(gòu)一個(gè)單片 3D CFET，含三個(gè) n-FET 納米片，層疊在三個(gè) p-FET 納米片上，保持 30 納米垂直間隙，取名為采用電源通孔和直接背面元件觸點(diǎn) 60 納米閘極間距堆疊式 CMOS 逆變器示范，描述 60 納米閘極間距利用 CFET 功能逆變器測(cè)試電路。采垂直分層雙電源漏外延和雙金屬閘極堆疊，結(jié)合 PowerVia 背后供電。

為了不被對(duì)手超越，臺(tái)積電也會(huì)展示如何達(dá)成 CFET。此為客制邏輯芯片，有 48 納米柵極間距，專注放在 p 型晶體管上的分層 n 型納米片晶體管，擁有跨越六個(gè)等級(jí)的卓越開(kāi)關(guān)電流比。

臺(tái)積電 CFET 晶體管已證明耐用性超過(guò) 90%，且成功通過(guò)測(cè)試。雖然臺(tái)積電承認(rèn)需要研究更多，才能充分利用 CFET 技術(shù)，但是實(shí)現(xiàn) CFET 晶體管技術(shù)的關(guān)鍵。CFET 明顯轉(zhuǎn)變晶體管設(shè)計(jì)，允許垂直堆疊兩個(gè)晶體管安裝至一個(gè)晶體管面積內(nèi)，增加晶體管密度，且不僅為提高空間使用提供解決方案，還促進(jìn)更精簡(jiǎn) CMOS 邏輯電路布局，有利提高設(shè)計(jì)效率。

CFET 既有結(jié)構(gòu)可能會(huì)減少寄生效應(yīng)，逐漸提高性能和功率效率。結(jié)合適應(yīng)性設(shè)計(jì)與背面供電等創(chuàng)新，可簡(jiǎn)化制程復(fù)雜性，使 CFET 成為晶體管領(lǐng)域愿景。英特爾和臺(tái)積電的努力，也突顯 CFET 技術(shù)對(duì)半導(dǎo)體產(chǎn)業(yè)未來(lái)的重要性。

復(fù)旦大學(xué)研發(fā)出異質(zhì) CFET 技術(shù)

復(fù)旦大學(xué)研究團(tuán)隊(duì)：周鵬教授、包文中研究員及萬(wàn)景研究員，創(chuàng)新地提出了硅基二維異質(zhì)集成疊層晶體管。該技術(shù)將新型二維原子晶體引入傳統(tǒng)的硅基芯片制造流程，繞過(guò) EUV 光刻工藝，實(shí)現(xiàn)了晶圓級(jí)異質(zhì) CFET 技術(shù)。

該團(tuán)隊(duì)利用硅基集成電路的成熟后端工藝，將二硫化鉬 (MoS2) 三維堆疊在傳統(tǒng)的硅基芯片上，形成 p 型硅-n 型二硫化鉬的異質(zhì)互補(bǔ) CFET 結(jié)構(gòu)。結(jié)果證明，在相同的工藝節(jié)點(diǎn)下實(shí)現(xiàn)了器件集成密度翻倍，并獲得了卓越的電學(xué)性能。

簡(jiǎn)單來(lái)說(shuō)，就是該團(tuán)隊(duì)研發(fā)出的異質(zhì) CFET 技術(shù)，是設(shè)計(jì)了一種晶圓級(jí)硅基二維互補(bǔ)疊層晶體管，不需要用到 EUV，也可以實(shí)現(xiàn)晶體管密度翻倍。

隨著芯片工藝制程不斷進(jìn)步，就需要尺寸更小、功能更強(qiáng)大的晶體管，同時(shí)，會(huì)讓制程微縮到一定程度，原本的晶體管技術(shù)就會(huì)出現(xiàn)靜電、漏電問(wèn)題。因此，晶體管技術(shù)也隨著工藝迭代加快升級(jí)，而升級(jí)的重點(diǎn)在于提升靜電性能、控制漏電流。

比如，22nm 工藝之后，F(xiàn)inFET 取代 MOSFE 工藝，3nm 工藝時(shí)代，GAAFET 取代 FinFET 工藝，再先進(jìn)的工藝（比如 2nm 以下），CFET 將取代 GAAFET 工藝。因此，CFET 是 GAAFET 工藝的迭代技術(shù)，也稱之為全硅基 CFET 技術(shù)。

這對(duì)于國(guó)內(nèi)自主發(fā)展新型集成電路技術(shù)具有重要意義。畢竟，在中企無(wú)法獲得先進(jìn)的 EUV 光刻機(jī)下，該技術(shù)給予了另一種可行性研究方向。如果一旦成功應(yīng)用，那么將會(huì)繞過(guò) EUV 光刻機(jī)的問(wèn)題，制造出更先進(jìn)的芯片。

以及 CFET 屬于下一代晶體管技術(shù)，是未來(lái)發(fā)展的重點(diǎn)，該技術(shù)的研發(fā)有利于我們?nèi)〉孟葯C(jī)。特別是在關(guān)鍵技術(shù)專利方面，先取得更多的研究成果與專利，對(duì)于后期芯片制程的發(fā)展是更有利的。